DE102010017278B4

DE102010017278B4 - Transistorebenen-Routing

Info

Publication number: DE102010017278B4
Application number: DE102010017278.2A
Authority: DE
Inventors: Martin Ostermayr; Chandrasekhar Sarma
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2009-06-09
Filing date: 2010-06-08
Publication date: 2019-07-18
Anticipated expiration: 2030-06-09
Also published as: US20100308410A1; US8076730B2; DE102010017278A1; US20120083108A1; US8846462B2

Abstract

Halbleiterbauelement, wobei das Halbleiterbauelement folgendes aufweist:• einen ersten Transistor als ein erstes Halbleiterbauelement (200), das auf einem ersten aktiven Bereich (160) in einem Substrat (100) ausgebildet ist, wobei das erste Halbleiterbauelement (200) einen ersten Gatestapel aufweist, der einen ersten Teil einer High-k-Dielektrikumsschicht (110), ein erstes Metallgate als ersten Teil einer Metallschicht (120) und eine erste halbleitende Schicht (130) aufweist;• einen zweiten Transistor als ein zweites Halbleiterbauelement (250), das auf einem zweiten aktiven Bereich (160) in dem Substrat (100) ausgebildet ist, wobei das zweite Halbleiterbauelement (250) einen zweiten Gatestapel aufweist, der einen zweiten Teil der High-k-Dielektrikumsschicht (110), ein zweites Metallgate als zweiten Teil der Metallschicht (120) und eine zweite halbleitende Schicht (130) aufweist; und• eine elektrische Verbindung, die das erste Metallgate (120) des ersten Halbleiterbauelements (200) mit dem zweiten Metallgate (120) des zweiten Halbleiterbauelements (250) verbindet und über einem Abschnitt des Substrats (100) zwischen dem ersten aktiven Bereich (160) und dem zweiten aktiven Bereich (160) liegt, wobei die elektrische Verbindung durch einen Metall-High-k-Dielektrikumsschichtstapel ausgeführt ist, der einen dritten Teil der High-k-Dielektrikumsschicht (110) und einen dritten Teil der Metallschicht (120) aufweist, aber keine halbleitende Schicht (130), wobei der dritte Teil der Metallschicht (120) direkt über dem dritten Teil der High-k-Dielektrikumsschicht (110) angeordnet ist, und wobei das erste Metallgate (120), das zweite Metallgate (120) und der dritte Teil der Metallschicht (120) das gleiche Material aufweisen.

Description

Die vorliegende Erfindung betrifft allgemein ein System und Verfahren für das Transistorebenen-Routing unter Verwendung von Metall.
Die Front-End-Bearbeitung oder Front-End-Of-Line (FEOL) bezieht sich auf die Ausbildung von Halbleiterbauelementen wie etwa Transistoren oder Kondensatoren auf oder in einem Halbleitersubstrat. Die Halbleiterbauelemente werden hergestellt, indem Filme abgeschieden werden, diese Filme strukturiert werden und sie geätzt werden, um das gewünschte Halbleiterbauelement herzustellen. Andere Schritte können zusätzlich verwendet werden, wie etwa beispielsweise Tempern, Dotieren, Reinigen oder Polieren.
Nachdem die verschiedenen Halbleiterbauelemente hergestellt worden sind, müssen sie zusammengeschaltet werden, um die gewünschten elektrischen Schaltungen auszubilden. Das Back-End-Of-Line (BEOL) beinhaltet das Herstellen von leitenden zusammengeschalteten Drähten, die durch isolierende Dielektrika isoliert sind. Das isolierende Material hatte traditionellerweise eine Form von SiO₂ oder einem Silikatglas, doch erfordern jüngste Änderungen bei der Technologie neue Materialien mit einer niedrigen Dielektrizitätskonstanten (einem niedrigen k-Wert). Zu diesen neuen dielektrischen Materialien zählen beispielsweise SiOC, und sie besitzen Dielektrizitätskonstanten von etwa 2,7 (im Vergleich zu 3,9 für SiO₂), wenngleich Materialien mit Konstanten von nur 2,5 oder noch niedriger (ultraniedriger k-Wert) gegenwärtig verwendet werden.
Historisch gesehen waren zum elektrischen Integrieren der Halbleiterbauelemente nur einige wenige Ebenen von Zwischenverbindungsschichten erforderlich. Die Zwischenverbindungsschichten waren durch Isoliermaterial isoliert und durch als Vias bezeichnete Verbindungen verbunden. Aluminium war das bevorzugte Material. Heute wird Aluminium immer noch bei einigen Anwendungen verwendet.
In jüngerer Zeit wurde die Taktungsverzögerung in der Verdrahtung signifikant, da die Anzahl von Zwischenverbindungsebenen für Logikbauelemente aufgrund der großen Anzahl von Halbleiterbauelementen, die nun in modernen integrierten Schaltungen zusammengeschaltet sind, wesentlich gestiegen ist, was einen Wechsel bei dem Verdrahtungsmaterial von Aluminium zu Kupfer und von den Siliziumdioxiden zu den neuen Low-k/Ultra-Low-k-Materialien veranlasst hat. Diese Leistungsverbesserung geht auch mit reduzierten Kosten durch Damaszener-Verarbeitung einher, die Verarbeitungsschritte eliminiert.
Moderne Herstellungstechnologie für integrierte Schaltungen verwendet einen als Damaszener-Verarbeitung bezeichneten Prozess. Ein Damaszener-Prozess scheidet das dielektrische Material zuerst als einen unstrukturierten Film ab und wird strukturiert und geätzt, wodurch Löcher oder Gräben zurückbleiben. Bei der „Einzel-Damaszener“-Verarbeitung wird dann Kupfer in den Löchern oder Gräben abgeschieden, umgeben von einem dünnen Barrierefilm, was zu gefüllten Vias beziehungsweise Draht-„Leitungen“ führt. Bei der „Doppel-Damaszener“-Technologie werden sowohl der Graben als auch das Via vor der Abscheidung von Kupfer hergestellt, was zu der gleichzeitigen Ausbildung sowohl des Via als auch der Leitung führt, wodurch die Anzahl von Verarbeitungsschritten weiter reduziert wird.
Die US 6 858 934 B2 offenbart eine Halbleitervorrichtung, bei welcher Metallsilizid-Verbindungsstrukturen genutzt werden, welche zumindest teilweise über Transistorgatestrukturen angeordnet sein können.
Diese und andere Probleme werden im Allgemeinen gelöst oder umgangen und technische Vorteile werden im Allgemeinen erzielt durch bevorzugte Ausführungsformen der vorliegenden Erfindung, die ein neuartiges System zum Transistorebenen-Routing und ein Verfahren zur Herstellung davon bereitstellen.
Erfindungsgemäß enthält ein Halbleiterbauelement: einen ersten Transistor als ein erstes Halbleiterbauelement, das auf einem ersten aktiven Bereich in einem Substrat ausgebildet ist, wobei das erste Halbleiterbauelement einen ersten Gatestapel aufweist, der einen ersten Teil einer High-k-Dielektrikumsschicht, ein erstes Metallgate als Teil einer ersten Metallschicht und eine erste halbleitende Schicht, beispielsweise eine erste Polysiliziumschicht, aufweist. Das Halbleiterbauelement enthält weiterhin: einen zweiten Transistor als ein zweites Halbleiterbauelement, das auf einem zweiten aktiven Bereich in dem Substrat ausgebildet ist, wobei das zweite Halbleiterbauelement einen zweiten Gatestapel aufweist, der einen zweiten Teil der High-k-Dielektrikumsschicht, ein zweites Metallgate als zweiten Teil der Metallschicht und eine zweite halbleitende Schicht, beispielsweise eine zweite Polysiliziumschicht, aufweist. Eine elektrische Verbindung verbindet das erste Metallgate des ersten Halbleiterbauelements mit dem zweiten Metallgate des zweiten Halbleiterbauelements und liegt über einem Abschnitt des Substrats zwischen dem ersten aktiven Bereich und dem zweiten aktiven Bereich. Die elektrische Verbindung ist durch einen Metall-High-k-Dielektrikumsschichtstapel ausgeführt, der einen dritten Teil der High-K-Dielektrikumsschicht und einen dritten Teil der Metallschicht aufweist, aber keine halbleitende Schicht, beispielsweise keine Polysiliziumschicht, wobei der dritte Teil der Metallschicht direkt über dem dritten Teil der High-k-Dielektrikumsschicht angeordnet ist, und wobei das erste Metallgate, das zweite Metallgate und der dritte Teil der Metallschicht das gleiche Material aufweisen.
Erfindungsgemäß weisen die erste Metallschicht, die zweite Metallschicht und die Metallschicht das gleiche Material auf.
In noch einer Ausgestaltung weisen der erste Teil der High-k-Dielektrikumsschicht, der zweite Teil der High-k-Dielektrikumsschicht und der dritte Teil der High-k-Dielektrikumsschicht das gleiche Material auf.
In noch einer Ausgestaltung weisen die erste halbleitende Schicht und die zweite halbleitende Schicht Polysilizium auf.
In noch einer Ausgestaltung bilden das erste Metallgate und die halbleitende Schicht eine Gateelektrode aus.
In noch einer Ausgestaltung weist die Gateelektrode ein Polysilizium auf und das Polysilizium ist unter dem ersten Metallgate angeordnet.
In noch einer Ausgestaltung weist die Gateelektrode ein Polysilizium auf und das Polysilizium ist über dem ersten Metallgate angeordnet.
In noch einer Ausgestaltung ist eine dünne Materialschicht zwischen dem High-k-Dielektrikum und dem ersten Metallgate angeordnet.
In verschiedenen nicht erfindungsgemäßen Ausführungsbeispielen wird eine integrierte Schaltung bereitgestellt. Die integrierte Schaltung kann aufweisen ein erstes Halbleiterbauelement, das sich in einem ersten Gebiet in einem Substrat befindet; ein zweites Halbleiterbauelement, das sich in einem zweiten Gebiet in dem Substrat befindet; ein drittes Halbleiterbauelement, das sich in einem dritten Gebiet in dem Substrat befindet; eine erste elektrische Verbindung, die das erste Halbleiterbauelement mit dem zweiten Halbleiterbauelement verbindet; und eine zweite elektrische Verbindung, die das erste Halbleiterbauelement mit dem dritten Halbleiterbauelement verbindet, wobei die erste elektrische Verbindung ein Metall, aber kein halbleitendes Material aufweist, und die zweite elektrische Verbindung ein halbleitendes Material aufweist, und wobei die erste elektrische Verbindung und die zweite elektrische Verbindung direkt über einer High-k-Dielektrikumsschicht angeordnet sind.
In einer Ausgestaltung weist das halbleitende Material Polysilizium auf.
In noch einer Ausgestaltung weist das erste Halbleiterbauelement einen Gatestapel auf und wobei der Gatestapel weist die High-k-Dielektrikumsschicht, das halbleitende Material und das Metall auf.
In noch einer Ausgestaltung ist das halbleitende Material über der High-k-Dielektrikumsschicht angeordnet und das Metall ist über dem halbleitenden Material angeordnet.
In noch einer Ausgestaltung weisen das zweite Halbleiterbauelement und das dritte Halbleiterbauelement den gleichen Gatestapel wie das erste Halbleiterbauelement auf.
In noch einer Ausgestaltung ist eine dünne Materialschicht zwischen dem High-k-Dielektrikum und dem halbleitenden Material oder dem Metall angeordnet.
Erfindungsgemäß wird weiter ein Verfahren zum Herstellen eines Transistorebenen-Routing-Systems bereitgestellt. Das Verfahren weist auf ein Ausbilden einer High-k-Dielektrikumsschicht über einem Substrat; ein Ausbilden einer Metallschicht direkt über der High-k-Dielektrikumsschicht; ein selektives Anordnen einer halbleitenden Schicht über der Metallschicht; ein Ausbilden eines ersten Transistors in einem ersten Gebiet und eines zweiten Transistors in einem von dem ersten Gebiet in einem Abstand angeordneten zweiten Gebiet, wobei der erste Transistor einen ersten Gatestapel aufweist, der einen ersten Teil der High-k-Dielektrikumsschicht, ein erstes Metallgate als ersten Teil der Metallschicht und eine erste halbleitende Schicht aufweist, wobei der zweite Transistor einen zweiten Gatestapel aufweist, der einen zweiten Teil der High-k-Dielektrikumsschicht, ein zweites Metallgate als zweiten Teil der Metallschicht und eine zweite halbleitende Schicht aufweist, und wobei das erste Metallgate und das zweite Metallgate das gleiche Material aufweisen; und ein Ausbilden einer elektrischen Verbindung zwischen dem ersten Metallgate des ersten Transistors und dem zweiten Metallgate des zweiten Transistors als einen Metall-High-k-Dielektrikumsschichtstapel, der einen dritten Teil der High-k-Dielektrikumsschicht und einen dritten Teil der Metallschicht, aber keine halbleitende Schicht aufweist, wobei der dritte Teil der Metallschicht das gleiche Material wie das erste Metallgate und das zweite Metallgate aufweist.
In einer Ausgestaltung kann das Verfahren ferner aufweisen ein Ausbilden eines dritten Transistors in einem dritten Gebiet, wobei das dritte Gebiet von dem ersten Gebiet und dem zweiten Gebiet in einem Abstand angeordnet ist; und ein Ausbilden einer elektrischen Verbindung zwischen dem ersten Transistor und dem dritten Transistor, einen vierten Teil der High-k-Dielektrikumsschicht, die halbleitende Schicht und einen vierten Teil der Metallschicht aufweisend.
In noch einer Ausgestaltung kann das Verfahren ferner aufweisen ein Ausbilden einer dünnen Materialschicht über der High-k-Dielektrikumsschicht, wobei die Metallschicht und die halbleitende Schicht auf der dünnen Materialschicht ausgebildet sind.
In noch einer Ausgestaltung weist die halbleitende Schicht eine Polysiliziumschicht auf.
Erfindungsgemäß wird weiterhin ein Transistorebenen-Routing-System bereitgestellt. Das Transistorebenen-Routing-System weist auf einen ersten Transistor auf einem Substrat, wobei der erste Transistor ein erstes High-k-Dielektrikum und einen ersten Gatestapel aufweist, wobei der erste Gatestapel ein erstes Metallgate und ein erstes halbleitendes Gatematerial aufweist; einen zweiten Transistor auf dem Substrat, wobei der zweite Transistor ein zweites High-k-Dielektrikum und einen zweiten Gatestapel aufweist, wobei der zweite Gatestapel ein zweites Metallgate und ein zweites halbleitendes Gatematerial aufweist; und eine elektrische Verbindung zwischen dem ersten Metallgate des ersten Transistors und dem zweiten Metallgate des zweiten Transistors, wobei die elektrische Verbindung durch einen Metall-High-k-Dielektrikumsschichtstapel ausgeführt ist, der eine High-k-Dielektrikumsschicht und eine Metallschicht aufweist, aber keine halbleitende Schicht, wobei die Metallschicht direkt über der High-k-Dielektrikumsschicht angeordnet ist, und wobei das erste Metallgate (120), das zweite Metallgate (120) und die Metallschicht (120) das gleiche Material aufweisen.
In einer Ausgestaltung können das erste halbleitende Material und das zweite halbleitende Material Polysilizium aufweisen.
In noch einer Ausgestaltung kann das Transistorebenen-Routing-System ferner aufweisen eine dünne Materialschicht, wobei die dünne Materialschicht über dem High-k-Dielektrikumsmaterial ausgebildet ist und die elektrische Verbindung über der dünnen Materialschicht ausgebildet ist.
In noch einer Ausgestaltung ist das erste halbleitende Gatematerial über dem ersten Metallgate angeordnet und das zweite halbleitende Gatematerial ist über dem zweiten Metallgate angeordnet.
Für ein umfassenderes Verständnis der vorliegenden Erfindung und der Vorteile davon wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen.
Es zeigen:

1 eine Querschnittsansicht einer Dielektrikumsschicht auf einem Substrat;
2a eine Querschnittsansicht einer Schichtanordnung auf einem Substrat;
2b eine Querschnittsansicht eines CMOS-Bauelements;
2c eine Querschnittsansicht einer Ausführungsform eines Transistorebenen-Routing;
3a eine Querschnittsansicht einer Schichtanordnung auf einem Substrat;
3b eine Querschnittsansicht eines CMOS-Bauelements;
3c eine Querschnittsansicht einer Ausführungsform eines Transistorebenen-Routing;
4 eine Draufsicht oder ein Layout einer Ausführungsform eines einfachen Halbleiterbauelements und seines Transistorebenen-Routing;
5 eine Draufsicht oder ein Layout einer Ausführungsform einer Standardzelle.

Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte liefert, die in einer großen Vielfalt von spezifischen Kontexten verkörpert werden können. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Wege zum Herstellen und Verwenden der Erfindung.
Die vorliegende Erfindung wird bezüglich bevorzugter Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich einem Transistorebenen-Routing, das ein Metall aufweist, um Halbleiterbauelemente elektrisch zu verbinden. Die Erfindung kann jedoch auch auf Transistorebenen-Routing angewendet werden, das ein Metall aufweist, um einige Halbleiterbauelemente elektrisch zu verbinden, während andere unter Verwendung eines Routing verbunden werden, das ein halbleitendes Material aufweist.
Das Material der Wahl für das Transistorebenen-Routing oder die Transistorebenen-Verdrahtung war Polysilizium oder eine Polysilizium-Metall-Kombination. Polysilizium hat jedoch den Nachteil eines hohen Widerstands im Vergleich zu Metallen. Da Timing und Chipgröße für einige Anwendungen immer kritischer werden, liefert Polysilizium oder eine Polysilizium-Metall-Kombination möglicherweise nicht die nötigen Eigenschaften und Charakteristika, um den spezifischen Anforderungen für diese Anwendungen zu genügen.
Insbesondere eine schnelle Anwendung von Standardzellen kann Probleme liefern, wenn Polysilizium oder eine Polysilizium-Metall-Kombination als Routing-Material verwendet wird. Standardzellen wie etwa NANDs oder NORs können in einer großen Vielzahl von Produkten verwendet werden und können sich in einem kritischen Timingweg befinden oder nicht. Folglich ist es wünschenswert, Standardzellen so auszulegen, dass sie sehr schnell arbeiten.
Der Widerstand R für einen Stromweg über eine Strecke 1 kann berechnet werden als $R = \frac{1 \cdot ρ}{A},$
wobei 1 die Länge in Metern, A die Querschnittsfläche in Quadratmetern und ρ der spezifische Widerstand in Ω · m ist. Im Gegensatz dazu ist die Leitfähigkeit σ als das inverse Produkt des spezifischen Widerstands definiert: $σ = \frac{1}{ρ}$
Tabelle 1 führt verschiedene spezifische Widerstände für verschiedene leitende Materialien auf. Tabelle 1

Material Spezifischer Widerstand ( Ω·m) bei 20 C

Kupfer 1,72 × 10^-8

Aluminium 2,82 × 10^-8

Wolfram 5,6 × 10^-8

Nickel 6,99 × 10^-8

Zinn 1,09 × 10^-7

Silizium 6,40 × 10²
Deshalb kann die Verwendung nur eines Metalls anstelle eines Polysiliziums oder einer Polysilizium-Metall-Kombination für das Transistorebenen-Routing für längere Strecken oder für Routinganforderungen, wo das Timing kritisch ist, ratsam sein. Außerdem kann das Transistorebenen-Routing nur unter Verwendung von Metallen für Standardzellen ratsam sein, wenn es nicht klar ist, für welche Art von Anwendung die Standardzelle verwendet wird. Das Transistorebenen-Routing nur unter Verwendung von Metallen kann insbesondere für Standardzellen ratsam sein, die bei Hochgeschwindigkeits- und Niedrigleistungsanwendungen verwendet werden.
Eine Ausführungsform der vorliegenden Erfindung liefert einen Prozessfluss, um ein Transistorebenen-Routing unter Verwendung eines Metalls nur über einem High-k-Dielektrikum zu erreichen. Eine weitere Ausführungsform liefert einen Prozessfluss, um ein Nur-Metall-/High-k-Dielektrikums-Routing für längere Strecken in einer integrierten Schaltung zu erreichen. Eine weitere Ausführungsform liefert einen Gatestapel und ein Nur-Metall-/High-k-Dielektrikums-Routing mit im Wesentlichen den gleichen Höhen. Noch eine weitere Ausführungsform liefert einen Prozessfluss, um ein Nur-Metall-/High-k-Dielektrikums-Routing für einen Gate-First-Prozess oder einen Gate-Last-Prozess zu erreichen.
Nunmehr unter Bezugnahme auf 1 wird eine Querschnittsansicht eines Werkstücks, insbesondere eines Substrats 100 gezeigt. Das Substrat kann aus Silizium oder Silizium-auf-Isolator (SOI) bestehen. Während Silizium der vorherrschendste Substrattyp ist, können auch andere Verbundsubstrate vom III-V- oder vom II-VI-Typ, Ge oder SiGe verwendet werden. 1 zeigt ein Substrat mit Grabenisolationsgebieten 150 und Gebieten des aktiven Bereichs 160.
Eine Dielektrikumsmaterialschicht 110 wird über dem Substrat 100 abgeschieden. Die Dielektrikumsmaterialschicht 110 weist bevorzugt eine Dicke von einigen Dutzend Äoder weniger auf und weist bevorzugt ein isolierendes Material wie etwa ein High-k-Dielektrikumsmaterial auf. Die Dielektrikumsmaterialschicht 110 kann alternativ andere isolierende Materialien wie etwa beispielsweise ein Oxid aufweisen. Bei einer Ausführungsform weist das Gatedielektrikumsmaterial 110 bevorzugt beispielsweise HfO₂, Al₂O₃, TiO₂, HfSiO_X, ZrO₂ oder ZrSiO_X auf. Die Dielektrikumsmaterialschicht 110 kann durch Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) oder Metalloxid-CVD (MOCVD) abgeschieden werden. Bei einer Ausführungsform kann die Dielektrikumsmaterialschicht eine Mehrfachschicht sein und kann eine Kombination der Dielektrikumsmaterialien aufweisen.
Optional kann eine dünne Materialschicht über der Dielektrikumsmaterialschicht 110 abgeschieden werden (nicht gezeigt). Die Materialschicht kann Hybrid-High-k-Materialien oder Kombinationen aus High-k-Materialien und Metallschichten aufweisen. Alternativ kann die Materialschicht leitende organische Materialien oder Kombinationen zwischen leitenden organischen Materialien und Hybrid-High-k-Materialien aufweisen.
Die 2a bis 2c zeigen eine erste Ausführungsform, die einen Gate-First-Prozess aufweist. Unter Bezugnahme auf 2a wird eine Metallschicht 120 über dem Gatedielektrikum 110 abgeschieden. Die Metallschicht 120 kann selektiv über dem Substrat 100 und dem Dielektrikum 110 ausgebildet werden. Alternativ kann die Metallschicht 120 über dem Substrat 100 und der Dielektrikumsschicht 110 ausgebildet werden und kann unter Verwendung herkömmlicher Lithographietechnologie zurückgeätzt werden. Die Metallschicht 120 kann über dem Gate und über kürzeren Strecken, aber nicht über längeren Strecken, ausgebildet werden. Beispielsweise zeigt 5 ein Layout, wo einige Routing-Gebiete des Transistorebenen-Routing Routing mit halbleitendem Material aufweisen und andere Gebiete des Transistorebenen-Routing Nur-Metall-Routing aufweisen. Bei dieser Ausführungsform kann nach dem Abscheiden des Metalls eine halbleitende Materialschicht 130 selektiv auf dem Gate und den Bereichen des kombinierten halbleitenden/Metall-Routing abgeschieden werden, aber nicht in den Bereichen des Nur-Metall-Routing, als Beispiel. Die gleiche Struktur kann erzielt werden, indem die halbleitende Materialschicht 130 über der Metallschicht 120 ausgebildet wird und die halbleitende Materialschicht 130 dann selektiv in Bereichen, wo ein Nur-Metall-Routing gewünscht wird, zurückgeätzt wird. Nach der Abscheidung der halbleitenden Materialschicht 130 wird Metall auf der Metallschicht 120 abgeschieden, wo ein Nur-Metall-Routing erwünscht ist. Metall wird bevorzugt bis zu der Höhe der halbleitenden Materialschicht 130 abgeschieden.
Die Metallschicht 120 weist bevorzugt Hf, Ta, Ti, Al, TiN, HfN, TaN oder Kombinationen davon auf. Alternativ kann die Metallschicht 120 andere Metalle aufweisen. Die Metallschicht 130 weist bevorzugt eine Dicke von etwa 100 Äbis 8000 Äauf, als Beispiele. Moderne Technologien können einen Metall/High-k-Gatestapel mit einer Höhe des Metalls zwischen 70 nm und 120 nm verwenden. Die Metallschicht 120 kann durch Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD), Metalloxid-CVD (MOCVD) oder eine beliebige andere angemessene Abscheidungstechnik abgeschieden werden.
Die halbleitende Materialschicht 130 weist bevorzugt Polysilizium auf, wenngleich sie auch alternativ beispielsweise amorphes Silizium oder andere halbleitende Materialien aufweisen kann. Die halbleitende Materialschicht 130 weist beispielsweise bevorzugt eine Dicke von etwa 100 Abis 8000 Äauf. Bei einer Ausführungsform kann das halbleitende Material andere Abmessungen aufweisen, wie etwa zwischen 1000 Ä und 2000 Ä. Die halbleitende Materialschicht 130 kann beispielsweise durch CVD oder physikalische Gasphasenabscheidung (PVD) ausgebildet werden, wenngleich alternativ die halbleitende Materialschicht unter Verwendung anderer Abscheidungstechniken abgeschieden werden kann.
2b zeigt eine Querschnittsansicht eines CMOS-Bauelements aus einer ersten Richtung. Die kombinierten Schichten 110-130 werden dann zum Beispiel unter Verwendung von Lithographietechniken strukturiert und geätzt, wodurch ein High-k-/Metall-/Polysilizium-Gatestapel für einen PMOS- und einen NMOS-Transistor ausgebildet wird. Die Source- und Draingebiete 140 können mit Dotierstoffen implantiert und thermisch getempert werden, und isolierte Abstandshalter 170 können bei der Gateelektrode und dem Gatedielektrikum des PMOS- und NMOS-Transistors ausgebildet werden, wie gezeigt.
2c zeigt nun eine Querschnittsansicht senkrecht zu der Querschnittsansicht von 2b. 2c zeigt ein Transistorebenen-Routing unter Verwendung der Metallschicht 120, die die beiden Halbleiterbauelemente 200 und 250 elektrisch verbindet. Das erste Halbleiterbauelement 200 ist ein Transistor, beispielsweise der PMOS- oder NMOS-Transistor mit dem High-k-/Metall-/Polysilizium-Gatestapel. Auch das zweite Halbleiterbauelement 250 ist ein Transistor mit dem gleichen Gatestapel. Wie aus 2c zu sehen ist, weist das Transistorebenen-Routing 220 zwischen dem ersten Halbleiterbauelement 200 und dem zweiten Halbleiterbauelement 250 eine Metallschicht über einer High-k-Dielektrikumsschicht 110 auf.
Nach dem Fertigstellen des Gatestapels und des Transistorebenen-Routing wird der Front-End-Of-Line-Prozess (FEOL) abgeschlossen, indem die Spalte zwischen den Transistoren mit einem isolierenden Material gefüllt und dann die Kontakte ausgebildet werden. Nachdem die Kontakte ausgebildet sind, wird die erste Zwischenverbindungsebene oder M1 bearbeitet (BEOL).
Die 3a bis 3c zeigen eine zweite Ausführungsform, die einen Gate-Last-Prozess aufweist. 3a ist eine Querschnittsansicht eines Werkstücks. Das Werkstück weist ein Substrat 100 auf, in dem Grabenisolationsgebiete 150 und aktive Bereiche 160 angeordnet sind. Eine Dielektrikumsschicht 110 ist auf dem Substrat 100 ausgebildet. Eine halbleitende Materialschicht 130 ist auf der Dielektrikumsschicht 110 angeordnet. 3b zeigt eine Querschnittsansicht eines unter Verwendung ähnlicher Prozessschritte wie in 2b ausgebildeten CMOS-Bauelements. Der Gatestapel der CMOS-Transistoren, d.h. eines PMOS und eines NMOS, enthält jedoch einen Stapel aus Dielektrikumsschicht 110, halbleitender Materialschicht 130 und Metallschicht 120, wobei das Metallgate 120 über der halbleitenden Materialschicht 130 angeordnet ist, wodurch es zu einem Gate-Last-Prozess wird.
3c zeigt eine orthogonale Querschnittsansicht zu der von 3b. Wie anhand von 3c zu erkennen ist, verbindet das Nur-Metall-Routing 220 die Halbleiterbauelemente 210, bei denen es sich um einen PMOS- oder einen NMOS-Transistor handelt, elektrisch mit dem Halbleiterbauelement 260. Wie anhand von 3c zu erkennen ist, ist das Metall-/High-k-Routing 220 dem von 2c ähnlich. Die halbleitende Materialschicht 130 kann selektiv dort angeordnet werden, wo die Halbleiterbauelemente 210, 260 ausgebildet werden. Alternativ kann die halbleitende Materialschicht 130 dort ausgebildet werden, wo das Transistorebenen-Routing stattfinden wird, wird aber unter Verwendung herkömmlicher Lithographietechniken in jenen Gebieten zurückgeätzt, wo ein Nur-Metall-Transistorebenen-Routing erwünscht ist. Eine Metallschicht 120 ist auf der halbleitenden Materialschicht 130 in den Gebieten angeordnet, wo Halbleiterbauelemente ausgebildet werden, und in Gebieten, wo eine kombinierte Polysilizium-/Metallschicht für das Transistorebenen-Routing verwendet wird. In anderen Gebieten wird die Metallschicht 120 direkt auf der Dielektrikumsschicht 110 angeordnet. Die Materialien und Abscheidungstechniken für die Dielektrikumsschicht 110, die halbleitende Materialschicht 130 und die Metallschicht 120 sind die gleichen wie weiter oben beschrieben.
Nach dem Fertigstellen des Gatestapels und des Transistorebenen-Routings wird der Front-End-Of-Line-Prozess (FEOL) fertiggestellt, indem die Spalte zwischen den Transistoren mit einem isolierenden Material gefüllt und dann die Kontakte ausgebildet werden. Bei einer Ausführungsform kann der herkömmliche Standard-CMOS zum Fertigstellen des FEOL-Prozesses verwendet werden.
Bei einer Ausführungsform kann das Transistorebenen-Routing einen ersten Transistor als das erste Halbleiterbauelement 200 elektrisch mit einem zweiten Transistor als dem zweiten Halbleiterbauelement 260 oder einen ersten Transistor als das erste Halbleiterbauelement 210 mit einem zweiten Transistor als dem zweiten Halbleiterbauelement 250 verbinden. Das Transistorebenen-Routing 220 wird durch einen Metall-/High-k-Dielektrikumsschichtstapel ausgeführt.
Bei einer weiteren Ausführungsform wird nur eine Metallschicht 120 über der Dielektrikumsschicht 110 abgeschieden, um ein Halbleiterbauelement wie etwa einen Transistor und das Transistorebenen-Routing auszubilden. Keine halbleitende Materialschicht 130 wird entweder über der Metallschicht 120 und/oder der Dielektrikumsschicht 110 ausgebildet. Keine halbleitende Materialschicht 130 wird für den Gatestapel und/oder Transistorebenen-Routing über kurze oder lange Strecken verwendet.
Bei noch einer weiteren Ausführungsform hat der Transistorebenen-Routing-Materialstapel die gleiche Höhe wie der Stapel der Halbleiterbauelemente, insbesondere der Gatestapel der Transistoren.
Nunmehr unter Bezugnahme auf 4 wird eine Draufsicht oder ein Layout einer Ausführungsform eines einfachen Halbleiterbauelements und seines Nur-Metall-/High-k-Routing gezeigt. Die Ausführungsform kann beispielsweise ein Inverter sein. Aktive Bereiche 160 sind in einem Substrat 100 angeordnet. Metall-Routing-Leitungen 220 sind direkt über einer nicht gezeigten High-k-Dielektrikumsschicht und den aktiven Bereichen 160/Substrat 100 angeordnet. Die Metall-/High-k-Routing-Leitungen 220 verbinden einen ersten Transistor 200/210 und einen zweiten Transistor 250/260 elektrisch. Kontakte 310 sind angeordnet, um den ersten Transistor 200/210 und den zweiten Transistor 250/260 mit der ersten Zwischenverbindungsschicht oder M1 zu verbinden. Die Zwischenverbindungsschicht M1 wird durch mehrere Stücke von Zwischenverbindungen 410-430 veranschaulicht. Ein Isolator ist zwischen dem aktiven Bereich 160 des Substrats 100, den Metall-/High-k-Routing-Leitungen 220 und den Zwischenverbindungsstücken 410-430 der nicht gezeigten Zwischenverbindungsschicht M1 angeordnet. Die Zwischenverbindung 410 wird als V_dd (Strom in M1) verwendet, und die Zwischenverbindung 420 wird als V_ss (Masse in M1) verwendet, während die Zwischenverbindung 430 dazu verwendet wird, die beiden Transistoren auf der M1-Zwischenverbindungsebene zu verbinden. Ein Invertergate (Eingang) 520 und ein Drain (Ausgang) 510 sind auf der M1-Zwischenverbindungsebene angeordnet. Das Invertergate 520 ist über Vias 310 mit den Nur-Metall-/High-k-Routing-Leitungen 220 verbunden, während das Inverterdrain 510 über Vias 310 mit der Metallzwischenverbindung 430 auf der M1-Zwischenverbindungsebene verbunden ist.
5 zeigt eine Draufsicht oder ein Layout einer Ausführungsform einer Standardzelle. 5 zeigt aktive Bereiche 160, Vias 300, Metall-Routing-Leitungen 220 und Ml-Zwischenverbindungsschicht 400. Die Standardzelle verwendet Nur-Metall-/High-k-Dielektrikums-Routing 221 für Transistorebenen-Routing 220 in einigen Gebieten der Zelle, während sie halbleitendes/Metall-Routing 222 für Transistorebenen-Routing 220 in anderen Gebieten verwendet. 5 zeigt klar, dass Nur-Metall-/High-k-Dielektrikums-Routing 221 bevorzugt verwendet wird, um die mit längeren Strecken in einem Abstand angeordneten Halbleiterbauelemente zu verbinden, während halbleitendes/Metall-Routing 222 bevorzugt verwendet wird, um mit kürzeren Strecken in einem Abstand angeordnete Halbleiterbauelemente zu verbinden. Die Standardzelle kann jedoch, wie oben erwähnt, nur Nur-Metall-/High-k-Dielektrikum enthalten, um ihre Halbleiterbauelemente auf einer Transistorebenen-Routing-Basis zusammenzuschalten. Nur-Metall-/High-k-Dielektrikums-Routing kann beispielsweise für Strecken von 1-100 Mikrometer und bis zu einem Millimeter verwendet werden.

Claims

Halbleiterbauelement, wobei das Halbleiterbauelement folgendes aufweist: • einen ersten Transistor als ein erstes Halbleiterbauelement (200), das auf einem ersten aktiven Bereich (160) in einem Substrat (100) ausgebildet ist, wobei das erste Halbleiterbauelement (200) einen ersten Gatestapel aufweist, der einen ersten Teil einer High-k-Dielektrikumsschicht (110), ein erstes Metallgate als ersten Teil einer Metallschicht (120) und eine erste halbleitende Schicht (130) aufweist; • einen zweiten Transistor als ein zweites Halbleiterbauelement (250), das auf einem zweiten aktiven Bereich (160) in dem Substrat (100) ausgebildet ist, wobei das zweite Halbleiterbauelement (250) einen zweiten Gatestapel aufweist, der einen zweiten Teil der High-k-Dielektrikumsschicht (110), ein zweites Metallgate als zweiten Teil der Metallschicht (120) und eine zweite halbleitende Schicht (130) aufweist; und • eine elektrische Verbindung, die das erste Metallgate (120) des ersten Halbleiterbauelements (200) mit dem zweiten Metallgate (120) des zweiten Halbleiterbauelements (250) verbindet und über einem Abschnitt des Substrats (100) zwischen dem ersten aktiven Bereich (160) und dem zweiten aktiven Bereich (160) liegt, wobei die elektrische Verbindung durch einen Metall-High-k-Dielektrikumsschichtstapel ausgeführt ist, der einen dritten Teil der High-k-Dielektrikumsschicht (110) und einen dritten Teil der Metallschicht (120) aufweist, aber keine halbleitende Schicht (130), wobei der dritte Teil der Metallschicht (120) direkt über dem dritten Teil der High-k-Dielektrikumsschicht (110) angeordnet ist, und wobei das erste Metallgate (120), das zweite Metallgate (120) und der dritte Teil der Metallschicht (120) das gleiche Material aufweisen.
Halbleiterbauelement gemäß Anspruch 1, wobei der Metall-High-k-Dielektrikumsschichtstapel im Wesentlichen die gleiche Höhe hat wie der erste Gatestapel und der zweite Gatestapel.
Halbleiterbauelement gemäß Anspruch 1 oder 2, wobei der erste Teil der High-k-Dielektrikumsschicht (110), der zweite Teil der High-k-Dielektrikumsschicht (110) und der dritte Teil der High-k-Dielektrikumsschicht (110) das gleiche Material aufweisen.
Halbleiterbauelement gemäß einem der Ansprüche 1 bis 3, wobei die erste halbleitende Schicht (130) und die zweite halbleitende Schicht (130) Polysilizium aufweisen.
Halbleiterbauelement gemäß einem der Ansprüche 1 bis 4, wobei das erste Metallgate (120) und die erste halbleitende Schicht (130) eine Gateelektrode ausbilden.
Halbleiterbauelement gemäß Anspruch 5, wobei die Gateelektrode ein Polysilizium aufweist und das Polysilizium unter dem ersten Metallgate (120) angeordnet ist.
Halbleiterbauelement gemäß Anspruch 5, wobei die Gateelektrode ein Polysilizium aufweist und das Polysilizium über dem ersten Metallgate (120) angeordnet ist.
Halbleiterbauelement gemäß einem der Ansprüche 1 bis 7, wobei eine dünne Materialschicht zwischen dem dritten Teil der High-k-Dielektrikumsschicht (110) und dem dritten Teil der Metallschicht (120) angeordnet ist.
Verfahren zum Herstellen eines Transistorebenen-Routing-Systems, wobei das Verfahren folgendes aufweist: • Ausbilden einer High-k-Dielektrikumsschicht (110) über einem Substrat (100); • Ausbilden einer Metallschicht (120) direkt über der High-k-Dielektrikumsschicht (110); • selektives Anordnen einer halbleitenden Schicht (130) über der Metallschicht (120); • Ausbilden eines ersten Transistors (200) in einem ersten Gebiet und eines zweiten Transistors (250) in einem von dem ersten Gebiet in einem Abstand angeordneten zweiten Gebiet, wobei der erste Transistor (200) einen ersten Gatestapel aufweist, der einen ersten Teil der High-k-Dielektrikumsschicht (110), ein erstes Metallgate (120) als ersten Teil der Metallschicht und eine erste halbleitende Schicht (130) aufweist, wobei der zweite Transistor (250) einen zweiten Gatestapel aufweist, der einen zweiten Teil der High-k-Dielektrikumsschicht (110), ein zweites Metallgate (120) als zweiten Teil der Metallschicht und eine zweite halbleitende Schicht (130) aufweist, und wobei das erste Metallgate (120) und das zweite Metallgate (120) das gleiche Material aufweisen; • Ausbilden einer elektrischen Verbindung zwischen dem ersten Metallgate des ersten Transistors (200) und dem zweiten Metallgate des zweiten Transistors (250) als einen Metall-High-k-Dielektrikumsschichtstapel, der einen dritten Teil der High-k-Dielektrikumsschicht (110) und einen dritten Teil der Metallschicht (120), aber keine halbleitende Schicht (130) aufweist, wobei der dritte Teil der Metallschicht das gleiche Material wie das erste Metallgate und das zweite Metallgate aufweist.
Verfahren gemäß Anspruch 9, wobei der Metall-High-k-Dielektrikumsschichtstapel im Wesentlichen die gleiche Höhe hat wie der erste Gatestapel und der zweite Gatestapel.
Verfahren gemäß Anspruch 9 oder 10, ferner aufweisend: • Ausbilden eines dritten Transistors in einem dritten Gebiet, wobei das dritte Gebiet von dem ersten Gebiet und dem zweiten Gebiet in einem Abstand angeordnet ist; und • Ausbilden einer elektrischen Verbindung zwischen dem ersten Transistor (200) und dem dritten Transistor, einen vierten Teil der High-k-Dielektrikumsschicht (110), die halbleitende Schicht (130) und einen vierten Teil der Metallschicht (120) aufweisend.
Verfahren gemäß einem der Ansprüche 9 bis 11, ferner aufweisend: Ausbilden einer dünnen Materialschicht über der High-k-Dielektrikumsschicht (110), wobei die Metallschicht (120) und die halbleitende Schicht (130) auf der dünnen Materialschicht ausgebildet sind.
Verfahren gemäß einem der Ansprüche 9 bis 12, wobei die halbleitende Schicht (130) eine Polysiliziumschicht aufweist.
Transistorebenen-Routing-System, wobei das System folgendes aufweist: • einen ersten Transistor (200) auf einem Substrat (100), wobei der erste Transistor (200) ein erstes High-k-Dielektrikum und einen ersten Gatestapel aufweist, wobei der erste Gatestapel ein erstes Metallgate (120) und ein erstes halbleitendes Gatematerial (130) aufweist; • einen zweiten Transistor (250) auf dem Substrat (100), wobei der zweite Transistor (250) ein zweites High-k-Dielektrikum und einen zweiten Gatestapel aufweist, wobei der zweite Gatestapel ein zweites Metallgate (120) und ein zweites halbleitendes Gatematerial (130) aufweist; • eine elektrische Verbindung zwischen dem ersten Metallgate des ersten Transistors (200) und dem zweiten Metallgate des zweiten Transistors (250), wobei die elektrische Verbindung durch einen Metall-High-k-Dielektrikumsschichtstapel ausgeführt ist, der eine High-k-Dielektrikumsschicht (110) und eine Metallschicht (120) aufweist, aber keine halbleitende Schicht (130), wobei die Metallschicht (120) direkt über der High-k-Dielektrikumsschicht (110) angeordnet ist, und wobei das erste Metallgate (120), das zweite Metallgate (120) und die Metallschicht (120) das gleiche Material aufweisen.
Transistorebenen-Routing-System gemäß Anspruch 14, wobei der Metall-High-k-Dielektrikumsschichtstapel im Wesentlichen die gleiche Höhe hat wie der erste Gatestapel und der zweite Gatestapel.
Transistorebenen-Routing-System gemäß Anspruch 14 oder 15, wobei das erste halbleitende Material (130) und das zweite halbleitende Material (130) Polysilizium aufweisen.
Transistorebenen-Routing-System gemäß einem der Ansprüche 14 bis 16, ferner aufweisend: eine dünne Materialschicht, wobei die dünne Materialschicht über dem High-k-Dielektrikumsmaterial ausgebildet ist und die Metallschicht (120) über der dünnen Materialschicht ausgebildet ist.
Transistorebenen-Routing-System gemäß einem der Ansprüche 14 bis 17, wobei das erste halbleitende Gatematerial (130) über dem ersten Metallgate (120) angeordnet ist und wobei das zweite halbleitende Gatematerial (130) über dem zweiten Metallgate (120) angeordnet ist.