DE102009039744B4 - Bipolartransistor und Verfahren zur Herstellung eines Bipolartransistors - Google Patents

Bipolartransistor und Verfahren zur Herstellung eines Bipolartransistors Download PDF

Info

Publication number
DE102009039744B4
DE102009039744B4 DE102009039744.2A DE102009039744A DE102009039744B4 DE 102009039744 B4 DE102009039744 B4 DE 102009039744B4 DE 102009039744 A DE102009039744 A DE 102009039744A DE 102009039744 B4 DE102009039744 B4 DE 102009039744B4
Authority
DE
Germany
Prior art keywords
collector
shallow trench
trench isolation
sti
isolation structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102009039744.2A
Other languages
English (en)
Other versions
DE102009039744A1 (de
Inventor
Klaus Schimpf
Manfred Schiekofer
Carl David WILLIS
Michael WAITSCHULL
Wolfgang PLOSS
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Deutschland GmbH
Original Assignee
Texas Instruments Deutschland GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Deutschland GmbH filed Critical Texas Instruments Deutschland GmbH
Priority to DE102009039744.2A priority Critical patent/DE102009039744B4/de
Priority to US12/874,403 priority patent/US8330223B2/en
Publication of DE102009039744A1 publication Critical patent/DE102009039744A1/de
Application granted granted Critical
Publication of DE102009039744B4 publication Critical patent/DE102009039744B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]

Abstract

Bipolartransistor (20), mit einem Kollektor (C) mit einer darauf vorgesehenen Basisschicht (B), einer in dem Kollektor (C) gebildeten flachen Grabenisolierungsstruktur (STI) und mit einer Basis-Polyschicht (BP), die auf der flachen Grabenisolierungsstruktur (STI) vorgesehen ist, wobei die Basisschicht (B) und die Basis-Polyschicht (BP) durch gleichzeitiges Abscheiden mittels nichtselektiver Epitaxie hergestellt sind, wobei die flache Grabenisolierungsstruktur (STI) einen Absatz definiert, der eine solche Tiefe hat, sodass eine Fläche des Kollektors (C) im Grabenbereich (M) über eine Fläche der an den Kollektor (C) angrenzenden flachen Grabenisolierungsstruktur (STI) hinausragt, so dass die Dicke der flachen Grabenisolierungsstruktur (STI) gegenüber der Höhe der Kollektorebene reduziert ist, wobei die Tiefe des Absatzes mehrere hundert 10–10 m beträgt.

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung betrifft im Allgemeinen einen Bipolartransistor. Die Erfindung betrifft insbesondere einen Bipolartransistor oder eine BiCMOS-Struktur, der/die mit nicht-selektiver Epitaxie hergestellt wird, sowie ein Verfahren zu dessen/ deren Herstellung.
  • HINTERGRUND DER ERFINDUNG
  • Die Verwendung von nicht-selektiver Silizium-Germanium-(SiGe-)Epitaxie ist eines der Schlüsselverfahren in modernen Herstellungstechniken für Bipolartransistoren. Die nicht-selektive Epitaxie definiert die elektrischen Eigenschaften der bipolaren Basis und ermöglicht Bipolarvorrichtungen mit hoher Geschwindigkeit. Während dieser nicht-selektiven Abscheidung wird monokristallines SiGe auf offenen Siliziumbereichen abgeschieden, während Poly-SiGe auf Oxidflächen, wie etwa flache Grabenisolierungsstrukturen (STI) aufgewachsen wird.
  • Ein Beispiel für eine NPN-Transistorstruktur 10, die mit nicht-selektiver Epitaxie hergestellt ist, ist in 1 gezeigt. Ein Kollektor C ist als Epitaxialschicht gebildet und so geätzt, dass flache Grabenisolierungsstrukturen STI darin gebildet werden. Nach der Abscheidung einer Gate-Polyschicht G werden die flachen Grabenisolierungsstrukturen STI geätzt. Eine epitaktische, monokristalline SiGe-Basisschicht B wird auf dem Grabenbereich M des Kollektors C abgeschieden, und eine Poly-SiGe-Gateschicht BP wird auf den flachen Grabenisolierungsstrukturen STI angrenzend an die Basisschicht B und gleichzeitig mit deren Abscheidung aufgewachsen. Der Emitter dieser bipolaren Struktur ist hier nicht gezeigt.
  • Aufgrund der Gitterfehlanpassung zwischen Germanium und Silizium, zwischen der monokristallinen SiGe-Basisschicht B und den Polysilizium-Gatebereichen BP, wird jedoch in den epitaktischen SiGe-Schichten eine Spannung hervorgerufen. Diese Spannung kann zu Defekten wie etwa Versetzungen führen.
  • Die US 6 972 237 B2 offenbart einen lateralen Transistor, der hinsichtlich der bei seiner Herstellung auftretenden Wachstumsprobleme mit einem vertikalen Bipolartransistor nicht vergleichbar ist.
  • Die DE 10 2004 061 327 A1 offenbart einen vertikalen Bipolartransistor, der unter Verwendung von monokristallinem SiGe hergestellt ist.
  • Die US 7 291 898 B1 offenbart einen Bipolartransistor mit einer epitaktischen Schicht, welche sich über einen ersten und einen zweiten Isolationsbereich erstreckt.
  • Die US 2004 / 0 137 670 A1 offenbart eine selbstausrichtende Oxidmaske auf einem polykristallinen Feld einer Basisschicht durch die Ausnutzung unterschiedlicher Oxidierungsraten.
  • Eine Aufgabe der Erfindung besteht darin, einen Bipolartransistor bereitzustellen, bei dem Gitterdefekte reduziert oder eliminiert werden.
  • KURZZUSAMMENFASSUNG DER ERFINDUNG
  • Die Aufgabe wird durch den Gegenstand des Anspruchs 1 bzw. durch den Gegenstand des Anspruchs 5 gelöst.
  • Dementsprechend stellt die Erfindung einen Bipolartransistor bereit. Der erfindungsgemäße Bipolartransistor weist einen Kollektor mit einer darauf vorgesehenen Basisschicht auf. Die flache Grabenisolierungsstruktur und der Kollektorgraben sind so definiert, dass der Kollektor über die an den Kollektor angrenzende flache Grabenisolierungsstruktur hinausragt. Mit anderen Worten steht die Fläche des Kollektorbereichs (dieser Bereich wird auch häufig als Grabenbereich bezeichnet, was sich auf einen oxidfreien Siliziumbereich bezieht, obwohl es sich bei dieser Ausführungsform vielmehr um eine Ebene als einen Graben handelt) von der flachen Grabenisolierungsstruktur hervor bzw. erstreckt sich über diese. Auf diese Weise wird der Absatz der flachen Grabenisolierungsstruktur in Bezug auf den Kollektor umgekehrt (oder mit anderen Worten wird die Dicke der flachen Grabenisolierungsstruktur über die Höhe der Kollektorebene hinaus reduziert). Dies sorgt dafür, dass die Spannung zwischen dem Polybasisbereich und dem monokristallinen, epitaktischen Basisbereich reduziert wird. Somit werden Defekte wie Versetzungen eliminiert oder reduziert.
  • Bei einer Ausführungsform der Erfindung können die Basisschicht und die Polybasisschicht aus SiGe hergestellt sein. Außerdem kann die Basisschicht monokristallines SiGe sein, während die Basis-Polyschicht Poly-SiGe ist. Da es eine Fehlanpassung zwischen der SiGe-Basisschicht und dem Si-Kollektor gibt, wird insbesondere an der Schnittstelle zwischen der SiGe-Basisschicht und der SiGe-Basis-Polyschicht, die gleichzeitig aufgewachsen werden, eine Spannung erzeugt. Da die flache Grabenisolierungsstruktur ferner einen Absatz definiert, sodass bei dem erfindungsgemäßen Transistor der Kollektor über die an den Kollektor angrenzende flache Grabenisolierungsstruktur hinausragt, wird die Spannung zwischen der Poly-SiGe-Schicht und der monokristallinen SiGe-Schicht reduziert, sodass Defekte minimiert werden.
  • Die Erfindung stellt auch ein Verfahren zur Herstellung eines Bipolartransistors bereit. Das Verfahren umfasst das Bilden einer flachen Grabenisolierungsstruktur in dem Kollektor und das Ätzen der flachen Grabenisolierungsstruktur. Darüber hinaus umfasst der Ätzschritt das Definieren eines Absatzes in der flachen Grabenisolierungsstruktur, sodass der Kollektor über die an den Kollektor angrenzende flache Grabenisolierungsstruktur hinausragt. Das bedeutet, dass bei der Abscheidung der Basisschicht auf dem Kollektor und der Abscheidung der Basis-Polyschicht auf der geätzten flachen Grabenisolierungsstruktur die Basisschicht in einem Umfang über den Kollektor hinausragt bzw. von diesem hervorsteht, der größer ist als der Anteil der Basis-Polyschicht, die neben der Basisschicht liegt. Auf diese Weise wird die Spannung zwischen der Basisschicht und der Basis-Polyschicht minimiert, was bedeutet, dass Defekte in der Transistorstruktur im Vergleich zu einem Bipolartransistor, der mit herkömmlichen nicht-selektiven, epitaktischen Verfahren hergestellt wird, eliminiert oder reduziert werden. Der Ätzschritt kann ein Nassätzschritt sein. Nach dem Ätzschritt kann SiGe abgeschieden werden, um die Basis des Transistors durch epitaktisches Aufwachsen zu bilden. SiGe kann dann auch auf den flachen Grabenisolierungsbereichen abgeschieden werden, wo das SiGe eine Poly-SiGe-Schicht bildet. Die Spannung an der Schnittstelle zwischen dem epitaktischen SiGe und dem Poly-SiGe kann dann reduziert werden.
  • Bei einem Aspekt der Erfindung wird ein Schritt des Rückätzens der flachen Grabenisolierungsstruktur neben dem Kollektorbereich bereitgestellt. Dieser Schritt des Rückätzens der flachen Isolierungsstruktur kann über einen herkömmlichen Ätzschritt hinaus erweitert werden, der auf das Entfernen eines Gateoxids von dem Kollektor zurückgeführt werden kann. Der Schritt des Rückätzens kann dann absichtlich erweitert werden, um nicht nur das Gateoxid zu entfernen, sondern auch den Absatz von dem Graben zur flachen Grabenisolierung von positiv (die flache Grabenisolierung ist höher als der Graben) zu negativ (die flache Grabenisolierung ist niedriger als der Graben) umzukehren.
  • Der Verlust der an den Kollektorbereich angrenzenden flachen Grabenisolierung durch Ätzen kann auf einen Wert von über 100·10–10 m erhöht werden (1 Ǻ = 1 Ǻngström = 1·10–10 m). Ein herkömmlicher Schritt zum Ätzen der flachen Grabenisolierung kann etwa 50·10–10 m betragen. Bei einer vorteilhaften Ausführungsform kann jedoch der Verlust der an den Kollektorbereich angrenzenden flachen Grabenisolierung durch Ätzen mehrere hundert 10–10 m oder mehr betragen.
  • Darüber hinaus kann auch die Dauer zum Rückätzen der flachen Grabenisolierung ausgedehnt werden. Die Ätzdauer kann doppelt so lang sein wie die herkömmliche Ätzdauer oder noch länger. Durch das Ätzen der flachen Grabenisolierungsstruktur auf einen Betrag und/oder für eine Dauer in diesem Bereich wird vorteilhaft die Absatzhöhe der flachen Grabenisolierungsstruktur reduziert, sodass der Kollektor so weit über die flache Grabenisolierungsstruktur hinausragt, dass die Spannungen zwischen der Basisschicht und dem Gate weiter minimiert werden. Somit werden Defekte in der Transistorstruktur weiter reduziert.
  • Der Bipolartransistor und das Verfahren zu dessen Herstellung gemäß der Erfindung können entweder bei einem NPN- oder einem PNP-Bipolartransistor angewendet werden. Das erfindungsgemäße Herstellungsverfahren kann zur Herstellung aller Bipolartransistoren verwendet werden, ohne das epitaktische Profil, zum Beispiel Ge oder die Dotierungskonzentration, zu beeinträchtigen. Darüber hinaus kann die Erfindung auch in der BiCMOS-Technik angewendet werden, in der Bipolar- und CMOS-Transistoren auf dem gleichen Wafer aufgewachsen werden.
  • Eine Ausführungsform der Erfindung wird nun lediglich beispielhaft und anhand der beigefügten Zeichnungen beschrieben. Darin zeigen:
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 eine vereinfachte, schematische Seitenquerschnittansicht des Kollektor- und des Basisbereichs eines Bipolartransistors, der mit einem herkömmlichen, nicht-selektiven Silizium-Germanium-Epitaxieverfahren in einer BiCMOS-Technik hergestellt ist;
  • 2 eine vereinfachte, schematische Seitenquerschnittansicht eines Schritts zur Herstellung eines Bipolartransistors bei einem erfindungsgemäßen Herstellungsverfahren;
  • 3 eine vereinfachte, schematische Seitenquerschnittansicht eines Schritts zur Herstellung eines Bipolartransistors bei einem erfindungsgemäßen Herstellungsverfahren;
  • 4 eine vereinfachte, schematische Seitenquerschnittansicht eines Schritts zur Herstellung eines Bipolartransistors bei einem erfindungsgemäßen Herstellungsverfahren; und
  • 5 eine vereinfachte, schematische Seitenquerschnittansicht des Kollektorbereichs und des Basisbereichs eines erfindungsgemäßen Bipolartransistors.
  • AUSFÜHRLICHE BESCHREIBUNG EINER BEISPIELHAFTEN AUSFÜHRUNGSFORM
  • 5 zeigt den Kollektor- und den Basisbereich eines erfindungsgemäßen Bipolartransistors 20, und die 2 bis 4 zeigen schematisch die Schritte zur Herstellung des erfindungsgemäßen Bipolartransistors 20 oder dessen Verfahrensablauf. Im Folgenden sind lediglich die Herstellungsschritte, die bei der Erfindung angewendet werden können, ausführlich beschrieben. Insbesondere wird hier die Herstellung des Emitters auf der Basis nicht beschrieben, da er einer Standardverarbeitung entspricht. Obwohl hier lediglich die Herstellung eines NPN-Transistors gezeigt und beschrieben ist, können die Erfindung und das beschriebene Herstellungsverfahren auch bei einem PNP-Bipolartransistor oder einem beliebigen Bipolartransistor in einer BiCMOS-Struktur angewendet werden.
  • 2 zeigt eine Stufe zur Herstellung des Bipolartransistors 20 nach der Bildung der flachen Grabenisolierung, des Gateoxids und der Gate-Polyabscheidung (das Gateoxid und die Gate-Polyschicht gehören nicht zum Bipolartransistor. Sie werden lediglich für die CMOS-Vorrichtungen benötigt, die auch in BiCMOS-Prozessabläufen hergestellt werden). Die flachen Grabenisolierungsstrukturen STI werden in einem Kollektor C auf jeder Seite eines Grabenbereichs M gebildet. Eine Gateoxidschicht GO wird auf dem Grabenbereich M auf dem Kollektor C in den Bereichen gebildet, in denen es keine flachen Grabenisolierungsstrukturen STI gibt. Eine Gate-Polyschicht G und ein Fotoresistmuster R zum Definieren des aktiven bipolaren Bereichs werden auf der Gateoxidschicht GO und den flachen Grabenisolierungsstrukturen STI abgeschieden.
  • In 3 wird der bipolare Bereich durch Entfernen der Gate-Polyschicht G unter Verwendung der Resiststrukturierung, durch Polyätzen und durch Entfernen des Fotoresists R definiert. Bei diesem Herstellungsschritt wird ein Teil der Gate-Polyschicht G zurückgelassen, der die flachen Grabenisolierungsstrukturen STI in den Bereichen der STIs, die den größten Abstand von dem Grabenbereich M auf der Oberfläche des Kollektors C haben, teilweise bedeckt. Nach diesem Schritt ragen die flachen Grabenisolierungsstrukturen STI über die Kollektorfläche (dem Grabenbereich M) hinaus (oder, ausgehend von dem hier in den Figuren gezeigten Bezugspunkt, stehen sie über diese hervor).
  • 4 zeigt einen Schritt zum Entfernen der Gateoxidschicht GO durch Ätzen, zum Beispiel unter Verwendung eines HF-Ätzens. Dieser Ätzschritt umfasst das Entfernen nicht nur des Gateoxids GO, sondern auch eines Teils der flachen Grabenisolierungsstrukturen STI. Der Ätzschritt ist zeitlich so eingestellt, dass in jeder flachen Grabenisolierungsstruktur STI ein Absatz S geformt wird, der eine solche Tiefe hat, dass der Grabenbereich M des Kollektors C über die Fläche der flachen Grabenisolierungsstrukturen STI hinausragt oder sich über diese hinaus erstreckt. Mit anderen Worten wird die Dauer des Ätzschritts im Vergleich zu derjenigen der herkömmlichen Verfahren zur Herstellung von Bipolartransistoren ausgedehnt, sodass der Absatz von dem Graben M zu den flachen Grabenisolierungsstrukturen STI negativ ist und die flachen Grabenisolierungsstrukturen STI niedriger sind als der Graben M.
  • In 5 ist die Fertigstellung der Bipolarbasis 20 gezeigt, wodurch nach dem Reinigen der Fläche der in 4 gezeigten Struktur eine epitaktische SiGe-Schicht über dem Kollektor C abgeschieden wird, was zu einer Polysilizium-SiGe-Basisschicht BP auf den flachen Grabenisolierungsstrukturen STI und einer monokristallinen SiGe-Basisschicht B auf dem Grabenbereich M führt. Aufgrund des ausgedehnten Ätzschritts, wobei der Absatz von dem Graben M zu den flachen Grabenisolierungsstrukturen STI negativ ist, ist die Gestalt der Polysiliziumschicht an der Schnittstelle zwischen den Basis-Polybereichen BP und der Basis B derart, dass die Basisschicht B weiter über den Kollektor C hinausragt als der Teil der Basis-Polybereiche BP neben der Basis B.
  • Es kann gemessen werden, dass sich der Prozentsatz von fehlerhaften Transistoren bei der Herstellung sowohl von NPN- als auch von PNP-Transistoren mit einer höheren hinzugefügten Ätzzeit deutlich verringern kann. Dies ist darauf zurückzuführen, dass eine längere Ätzzeit zu einem negativen Absatz von dem Graben M zu den flachen Grabenisolierungsstrukturen STI führt, d. h. der Kollektor C in dem Grabenbereich M steht bei längeren Ätzzeiten in einem größeren Umfang von den flachen Grabenisolierungsstrukturen STI hervor. Auf diese Weise wird die Spannung zwischen der monokristallinen SiGe-Basisschicht B und den Polysilizium-SiGe-Basispolybereichen B bei der Abscheidung der epitaktischen SiGe-Schicht auf dem Kollektor C weiter reduziert, was zu einer noch größeren Reduzierung von Defekten führt.
  • Die Ätzzeiten für NPN- und PNP-Vorrichtungen können in Abhängigkeit von dem verwendeten Ätzlösungsmittel und dem Prozessintegrationsschema unterschiedlich sein.
  • Der Verlust von STI durch Ätzen sollte mehr als 100·10–10 m betragen. Er kann vorteilhaft mehrere hundert·10–10 m betragen.
  • Die Absatzhöhe zwischen dem STI-Bereich und dem Grabenbereich M kann vor dem Ätzen etwa 100·10–10 m oder mehr und nach dem Ätzen etwa minus 100·10–10 m oder mehr betragen.
  • Die Erfindung wurde zwar anhand einer besonderen Ausführungsform beschrieben, sie ist jedoch nicht auf diese Ausführungsform beschränkt, und der Fachmann wird zweifellos weitere Alternativen finden, die im Umfang der Erfindung, wie sie beansprucht ist, liegen.

Claims (5)

  1. Bipolartransistor (20), mit einem Kollektor (C) mit einer darauf vorgesehenen Basisschicht (B), einer in dem Kollektor (C) gebildeten flachen Grabenisolierungsstruktur (STI) und mit einer Basis-Polyschicht (BP), die auf der flachen Grabenisolierungsstruktur (STI) vorgesehen ist, wobei die Basisschicht (B) und die Basis-Polyschicht (BP) durch gleichzeitiges Abscheiden mittels nichtselektiver Epitaxie hergestellt sind, wobei die flache Grabenisolierungsstruktur (STI) einen Absatz definiert, der eine solche Tiefe hat, sodass eine Fläche des Kollektors (C) im Grabenbereich (M) über eine Fläche der an den Kollektor (C) angrenzenden flachen Grabenisolierungsstruktur (STI) hinausragt, so dass die Dicke der flachen Grabenisolierungsstruktur (STI) gegenüber der Höhe der Kollektorebene reduziert ist, wobei die Tiefe des Absatzes mehrere hundert 10–10 m beträgt.
  2. Bipolartransistor (20) nach Anspruch 1, bei dem die Basis-Polyschicht (BP) eine Polysiliziumschicht ist.
  3. Bipolartransistor (20) nach Anspruch 1 oder 2, bei dem die Basisschicht (B) und die Basis-Polyschicht (BP) aus SiGe hergestellt sind.
  4. Bipolartransistor (20) nach einem der vorhergehenden Ansprüche, bei dem die Basisschicht (B) aus monokristallinem SiGe hergestellt ist.
  5. Verfahren zur Herstellung eines vertikalen Bipolartransistors (20), wobei das Verfahren die folgenden Schritte umfasst: Bilden einer flachen Grabenisolierungsstruktur (STI) in einem Kollektor (C); Ätzen der flachen Grabenisolierungsstruktur (STI); wobei in dem Ätzschritt, welcher das Definieren eines Absatzes in der flachen Grabenisolierungsstruktur (STI) umfasst, sodass eine Fläche des Kollektors (C) über eine Fläche der an den Kollektor (C) angrenzenden flachen Grabenisolierungsstruktur (STI) hinausragt, so dass die Dicke der flachen Grabenisolierungsstruktur (STI) gegenüber der Höhe der Kollektorebene reduziert wird und Abscheiden einer Basisschicht (BP) auf dem Kollektor (C) und gleichzeitiges Abscheiden einer Basis-Polyschicht (BP) auf der geätzten flachen Grabenisolierungsstruktur (STI) mittels nichtselektiver Epitaxie, wobei in dem Ätzschritt die Dicke der flachen Grabenisolierungsstruktur (STI) gegenüber der Höhe der Kollektorebene um mehrere hundert 10–10 m reduziert wird.
DE102009039744.2A 2009-09-02 2009-09-02 Bipolartransistor und Verfahren zur Herstellung eines Bipolartransistors Active DE102009039744B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102009039744.2A DE102009039744B4 (de) 2009-09-02 2009-09-02 Bipolartransistor und Verfahren zur Herstellung eines Bipolartransistors
US12/874,403 US8330223B2 (en) 2009-09-02 2010-09-02 Bipolar transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102009039744.2A DE102009039744B4 (de) 2009-09-02 2009-09-02 Bipolartransistor und Verfahren zur Herstellung eines Bipolartransistors

Publications (2)

Publication Number Publication Date
DE102009039744A1 DE102009039744A1 (de) 2011-03-10
DE102009039744B4 true DE102009039744B4 (de) 2016-06-02

Family

ID=43536029

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009039744.2A Active DE102009039744B4 (de) 2009-09-02 2009-09-02 Bipolartransistor und Verfahren zur Herstellung eines Bipolartransistors

Country Status (2)

Country Link
US (1) US8330223B2 (de)
DE (1) DE102009039744B4 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9214393B2 (en) * 2012-04-02 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Surface tension modification using silane with hydrophobic functional group for thin film deposition
CN103456628B (zh) * 2012-05-29 2015-10-14 上海华虹宏力半导体制造有限公司 锗硅异质结双极型三极管器件的制造方法
US20140073106A1 (en) 2012-09-12 2014-03-13 International Business Machines Corporation Lateral bipolar transistor and cmos hybrid technology

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040137670A1 (en) * 2003-01-15 2004-07-15 International Business Machines Corporation Self-aligned mask formed utilizing differential oxidation rates of materials
US6972237B2 (en) * 2003-12-01 2005-12-06 Chartered Semiconductor Manufacturing Ltd. Lateral heterojunction bipolar transistor and method of manufacture using selective epitaxial growth
DE102004061327A1 (de) * 2004-12-11 2006-06-14 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Vertikaler Bipolartransistor
US7291898B1 (en) * 2005-06-06 2007-11-06 Newport Fab, Llc Selective and non-selective epitaxy for base integration in a BiCMOS process and related structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040137670A1 (en) * 2003-01-15 2004-07-15 International Business Machines Corporation Self-aligned mask formed utilizing differential oxidation rates of materials
US6972237B2 (en) * 2003-12-01 2005-12-06 Chartered Semiconductor Manufacturing Ltd. Lateral heterojunction bipolar transistor and method of manufacture using selective epitaxial growth
DE102004061327A1 (de) * 2004-12-11 2006-06-14 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Vertikaler Bipolartransistor
US7291898B1 (en) * 2005-06-06 2007-11-06 Newport Fab, Llc Selective and non-selective epitaxy for base integration in a BiCMOS process and related structure

Also Published As

Publication number Publication date
US8330223B2 (en) 2012-12-11
US20110049517A1 (en) 2011-03-03
DE102009039744A1 (de) 2011-03-10

Similar Documents

Publication Publication Date Title
DE10308870B4 (de) Bipolartransistor mit verbessertem Basis-Emitter-Übergang und Verfahren zur Herstellung
EP0809279B1 (de) Verfahren zur Herstellung eines MOS-Transistors
DE10214066A1 (de) Halbleiterelement mit retrogradem Dotierprofil in einem Kanalgebiet und ein Verfahren zur Herstellung desselben
DE112006002626T5 (de) Halbleitersubstrat und Verfahren zu dessen Herstellung
EP0006510B1 (de) Verfahren zum Erzeugen aneinander grenzender, unterschiedlich dotierter Siliciumbereiche
DE102012217073A1 (de) Vertikales mikroelektronisches Bauelement und entsprechendes Herstellungsverfahren
DE10351008B4 (de) Verfahren zur Herstellung von Transistoren mit erhöhten Drain- und Sourcegebieten mit unterschiedlicher Höhe sowie ein Halbleiterbauelement
EP0020998A1 (de) Verfahren zum Herstellen eines bipolaren Transistors mit ionenimplantierter Emitterzone
DE112012003409T5 (de) Epitaktischer Lift-Off mit hohem Durchsatz für flexible Elektronik
EP1692720B1 (de) Komplement re bipolar-halbleitervorrichtung
DE102014119641A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102009039744B4 (de) Bipolartransistor und Verfahren zur Herstellung eines Bipolartransistors
DE102015204411A1 (de) Verfahren zur Herstellung eines Transistors
DE10340182B3 (de) Verfahren zur Herstellung komplementärer SiGe-Hetero-Bipolartransistoren
DE60128896T2 (de) Herstellung einer hochkopplungs-flash-zelle
DE102020112763A1 (de) Gateprofilsteuerung durch seitenwandschutz während der ätzung
WO2003049192A1 (de) Bipolar-transistor und verfahren zum herstellen desselben
DE19840866B4 (de) Verfahren zur Dotierung der externen Basisanschlußgebiete von Si-basierten Einfach-Polysilizium-npn-Bipolartransistoren
DE102015208133B3 (de) BiMOS-Vorrichtung mit einem vollständig selbstausgerichteten Emittersilicium und Verfahren zu deren Herstellung
DE10317096B4 (de) Verfahren zur Herstellung von komplementären bipolaren Transistoren mit SiGe-Basisregionen
DE102017216214B4 (de) Verfahren zur Herstellung eines kombinierten Halbleiterbauelements
DE102016210792B4 (de) Verfahren zum Herstellen eines Bipolartransistors
DE102017110440A1 (de) Verbesserter PMOS-Finfet
DE102016216084B4 (de) Verfahren zum Herstellen eines Bipolartransistors
DE2460653A1 (de) Verfahren zum aetzen von silicium

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029732000

Ipc: H01L0029737000

R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative

Representative=s name: ZELLER, ANDREAS, DE