DE102008060275A1

DE102008060275A1 - Verfahren zum Strukturieren eines gebondeten Wafers und Waferanordnung

Info

Publication number: DE102008060275A1
Application number: DE200810060275
Authority: DE
Inventors: Franz Schrank; Günther Dr. Koppitsch
Original assignee: Austriamicrosystems AG
Current assignee: Ams Osram AG
Priority date: 2008-12-03
Filing date: 2008-12-03
Publication date: 2010-06-10
Anticipated expiration: 2028-12-04
Also published as: DE102008060275B4

Abstract

Ein Device-Wafer (5) wird auf einen Handling-Wafer (1) gebondet, der mit einer Schutzschicht (2) überzogen ist, die zumindest den Rand (4) des Handling-Wafers bedeckt. Während des Ätzens (16) des Device-Wafers bleibt ein durch die Schutzschicht (2) bedeckter geschützter Randbereich (17) des Handling-Wafers (1) unversehrt. Die Waferanordnung mit Schutzschicht hat den Vorteil, dass der Rand des Handling-Wafers auch nach dem Prozessieren geschützt bleibt.

Description

Die vorliegende Erfindung betrifft Ätzverfahren, die auf gebondete Wafer aus Halbleitermaterial angewendet werden.
In der Halbleitertechnik werden vielfach Verfahren angewendet, mit denen größere Scheiben aus Halbleitermaterial, die als Substrate für Bauelemente verwendet und als Wafer bezeichnet werden, miteinander verbunden werden. Hierbei wird auf eine großflächige Hauptseite eines Wafers eine Schicht aufgebracht, die als Verbindungsschicht vorgesehen ist. Ein zweiter Wafer wird mit einer großflächigen Hauptseite auf dieser Verbindungsschicht angeordnet und dauerhaft mit dem ersten Wafer verbunden. Dieses Verfahren wird als Bonding bezeichnet und die Verbindungsschicht daher auch als Bondschicht. Als Material für die Verbindungsschicht kann zum Beispiel ein Oxid des Halbleitermateriales, im Fall von Silizium also zum Beispiel Siliziumdioxid, verwendet werden. Dieses Bondverfahren für Wafer wird auch verwendet, um so genannte SOI-Substrate (silicon an insulator) herzustellen. Einer der gebondeten Wafer ist in diesem Fall als Träger vorgesehen, während der andere Wafer gedünnt wird und für die Herstellung darin integrierter Bauelemente vorgesehen ist.
Der als Träger vorgesehene Wafer kann auch als so genannter Handling-Wafer verwendet werden, der die Handhabung eines zur Herstellung von Bauelementen vorgesehenen zweiten Wafers während des Herstellungsprozesses erleichtern soll. Der mit dem Handling-Wafer gebondete Wafer wird im Folgenden als Device-Wafer bezeichnet. Der Device-Wafer kann nach dem Prozessieren der Bauelemente insbesondere in einzelne Chips unterteilt werden, die anschließend durch Entfernung der Bondschicht von dem Handling-Wafer abgelöst werden.
Ein auf einen Handling-Wafer gebondeter Device-Wafer kann am Rand durch Ätzen entfernt werden, so dass ein Hauptanteil des Device-Wafers auf einer im Wesentlichen ebenen Oberfläche des Handling-Wafers verbleibt. Damit wird sichergestellt, dass der Device-Wafer über die Bondschicht ganzflächig mit dem Handling-Wafer verbunden ist und keine überstehenden Kanten oder randseitige Zwischenräume zwischen den Wafern bleiben. Es wird also derjenige Randbereich des Device-Wafers entfernt, in dem die Verbindung zu dem Handling-Wafer möglicherweise nicht ausreichend gut ausgebildet ist. Der Randbereich des Handling-Wafers kann jedoch bei diesem Ätzprozess, mit dem der Rand des Device-Wafers entfernt wird, beschädigt werden.
Der Randbereich des Handling-Wafers ist nur unzureichend gegen mechanische Beschädigung geschützt. Es können insbesondere kleine Halbleiterpartikel aus dem Rand des Handling-Wafers ausbrechen. Derartige Beschädigungen treten vor allem dann auf, wenn der Wafer Temperaturschwankungen ausgesetzt wird, die eine thermomechanische Spannung in dem Halbleitermaterial hervorrufen. Wenn mit dem randseitigen Ätzen des Device-Wafers auch Halbleitermaterial des Handling-Wafers entfernt wird, tritt zudem das Problem auf, dass die Dicke des Handling-Wafers am Rand weiter verringert wird, was das Ausbrechen von Partikeln begünstigt oder sogar zu einem Wafer-Bruch führen kann.
Im Fall eines Handling-Wafers aus Silizium tritt zudem das Phänomen auf, dass bei Anwendung eines üblichen Trockenätz prozesses so genanntes schwarzes Silizium entsteht, das durch feine Siliziumnadeln gebildet wird und daher auch als Siliziumgras (silicon grass) bezeichnet wird. Dadurch wird die Partikelbildung erheblich verstärkt. Hinzu kommt, dass der Device-Wafer in nachfolgenden Prozessschritten erneut geätzt wird, um die Bauelementstrukturen herzustellen. Hierbei kann der Handling-Wafer an den Kanten weiter beschädigt werden.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Strukturieren eines auf einen Handling-Wafer gebondeten Wafers und eine Waferanordnung anzugeben, womit eine Beschädigung der Kante des Handling-Wafers weitgehend verhindert wird.
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 beziehungsweise mit der Waferanordnung mit den Merkmalen des Anspruches 12 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Bei dem Verfahren wird der Handling-Wafer mit einer Schutzschicht überzogen, die den Rand des Handling-Wafers bedeckt. Auf einer großflächigen Hauptseite des Handling-Wafers wird der Device-Wafer gebondet, wobei die Schutzschicht auch als Bondschicht verwendet werden kann. Der Rand des Device-Wafers wird unter Verwendung einer Maske über dem Rand des Handling-Wafers weggeätzt. Dieser Ätzprozess kann nasschemisch oder, vorzugsweise, mit einem Trockenätzverfahren durchgeführt werden und erfolgt selektiv bezüglich der Schutzschicht, so dass der Handling-Wafer von der Schutzschicht bedeckt bleibt. In einem weiteren Ätzschritt zum Strukturieren des Device-Wafers entsprechend den vorgesehenen Bauelementen wird der Handling-Wafer durch die Schutzschicht vor einem Ätzangriff geschützt. Der Anteil der Schutzschicht, der sich nicht zwischen den Wafern befindet, kann am Ende des Herstellungsverfahrens, wenn kein weiterer Ätzschritt erfolgt, von dem Handling-Wafer entfernt werden. Auf diese Weise wird der Handling-Wafer während sämtlicher Ätzschritte des Verfahrens randseitig gegen einen Ätzangriff geschützt, so dass die Kante des Handling-Wafers nicht beschädigt wird.
Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der beigefügten Figuren.
Die 1 zeigt einen Querschnitt durch einen mit einer Schutzschicht versehenen Handling-Wafer.
Die 2 zeigt einen Querschnitt gemäß der 1 nach dem Bonden des Device-Wafers.
Die 3 zeigt einen Querschnitt gemäß der 2 nach dem Aufbringen einer Maske.
Die 4 zeigt einen Querschnitt gemäß der 2 für ein weiteres Ausführungsbeispiel.
Die 5 zeigt einen Querschnitt gemäß der 3 für das weitere Ausführungsbeispiel.
Die 6 zeigt einen Querschnitt gemäß der 3 beziehungsweise gemäß der 5 nach einer Strukturierung des Device-Wafers mittels einer isotropen Ätzung.
Die 7 zeigt einen Querschnitt gemäß der 3 beziehungsweise gemäß der 5 nach einer Strukturierung des Device-Wafers mittels einer anisotropen Ätzung.
Die 8 zeigt einen Querschnitt gemäß der 7 nach einer weiteren Strukturierung des Device-Wafers.
Die 1 zeigt einen Querschnitt durch einen Wafer aus Halbleitermaterial, der hier wegen seiner Funktion in Verbindung mit einem für Bauelemente vorgesehenen weiteren Wafer als Handling-Wafer 1 bezeichnet wird. Bei einem solchen Wafer handelt es sich um eine Scheibe aus Halbleitermaterial, das insbesondere Silizium sein kann. Der Querschnitt der 1 ist nicht maßstabsgetreu gezeichnet, und die Dicke des Handling-Wafers 1 ist im Vergleich zu der lateralen Ausdehnung wesentlich geringer als in der 1 dargestellt.
Auf der Oberfläche des Handling-Wafers 1 ist eine Schutzschicht 2 aufgebracht, die den Rand des Handling-Wafers 1 bedeckt und deren Dicke im Vergleich zur Dicke des Handling-Wafers 1 geringer sein kann als in der 1 dargestellt. Vorzugsweise bedeckt die Schutzschicht 2 wie in der 1 dargestellt die gesamte Oberfläche des Handling-Wafers 1. Die Schutzschicht kann ein Oxid des Halbleitermateriales des Handling-Wafers 1 sein. Falls der Handling-Wafer 1 Silizium ist, kann die Schutzschicht 2 Siliziumdioxid sein. Die Schutzschicht 2 kann zum Beispiel mit einer Dicke von 1 μm bis 2 μm hergestellt werden, wenn in nachfolgenden Verfahrensschritten übliche Ätztiefen von typisch etwa 100 μm vorgesehen sind. Insbesondere wenn viele Ätzschritte vorgesehen sind, kann es von Vorteil sein, die Schutzschicht 2 mit einer Dicke von mehr als 2 μm herzustellen. Auf einer im Wesentlichen ebenen Hauptseite des Handling-Wafers 1, auf die ein weiterer Wafer gebondet werden soll, fungiert die Schutzschicht 2 in diesem Ausführungsbeispiel auch als Bondschicht, die die gebondeten Wafer dauerhaft miteinander verbindet.
An dem Rand 4 des Handling-Wafers 1 ist dessen Dicke üblicherweise verringert, so dass dort eine seitliche Kante vorhanden sein kann. Der Rand des Wafers kann unterschiedliche Querschnittsformen besitzen. Das Verfahren ist besonders vorteilhaft, wenn die Hauptseite des Handling-Wafers 1 nicht bis zum Rand hin eben und dort scharf begrenzt ist, sondern zu einer Kante hin etwas abfällt.
Die 2 zeigt einen Querschnitt gemäß der 1 nach dem Aufbringen des Device-Wafers 5 auf der hier auch als Bondschicht vorgesehenen Schutzschicht 2. Die Wafer werden in dieser Anordnung gebondet, das heißt, dauerhaft miteinander verbunden. Der Prozess des Bonding kann zum Beispiel in der von Herstellungsverfahren für SOI-Substrate an sich bekannten Weise erfolgen. Wie in der 2 als typisches Beispiel dargestellt ist, kann der Device-Wafer 5 eine ebene Hauptseite aufweisen, die dem Handling-Wafer 1 zugewandt ist. Da die Hauptseite des Handling-Wafers 1, die dem Device-Wafer 5 zugewandt ist, üblicherweise am Rand 4 etwas abfällt, bleibt zwischen dem Rand 4 des Handling-Wafers 1 und dem Rand 6 des Device-Wafers 5 ein Zwischenraum 7, in dem keine oder nur eine ungenügende Verbindung der Wafer vorhanden ist. Deshalb wird der Rand 6 des Device-Wafers 5 dort weggeätzt. Es wird somit verhindert, dass der Device-Wafer 5 randseitig über den Handling-Wafer 1 übersteht und dort ein unerwünschter Zwischenraum 7 vorhanden ist.
Die 3 zeigt einen Querschnitt gemäß der 2 nach dem Aufbringen einer Maske 8 auf der von dem Handling-Wafer 1 abgewandten Oberseite des Device-Wafers 5. Die Maske 8 kann zum Beispiel eine Fotolackmaske sein. Der Fotolack wird zur Herstellung dieser Maske 8 zunächst ganzflächig auf die Oberseite des Device-Wafers 5 aufgebracht. Die Strukturierung der Fotolackmaske kann in der üblichen Weise durch Belichten und Entwickeln sowie Entfernen der entwickelten Anteile erfolgen. Da die Querschnittsform des Randes 6 des Device-Wafers 5 Auswirkungen auf die Strukturierung der Fotolackmaske hat, kann es vorteilhaft sein, hierbei das an sich bekannte Verfahren des EBR (edge bead removal) oder das ebenfalls an sich bekannte Verfahren des WEE (wafer edge exposure) anzuwenden. Diese Verfahren ermöglichen es, Fotolackwülste am Rand des Wafers zu entfernen beziehungsweise eine korrekte Belichtung des Fotolacks auch am Rand des Wafers zu erreichen. Die gemäß dem Querschnitt der 3 strukturierte Maske 8 kann dann verwendet werden, um die nicht von der Maske 8 bedeckten Anteile des Device-Wafers 5 über dem Rand 4 des Handling-Wafers 1 zu entfernen.
Die 4 zeigt einen Querschnitt gemäß der 2 für ein alternatives Ausführungsbeispiel, bei dem nicht nur die Schutzschicht 2 als Bondschicht verwendet wird, sondern eine gesonderte Bondschicht 3 zwischen dem mit der Schutzschicht 2 versehenen Handling-Wafer 1 und dem Device-Wafer 5 angeordnet ist. Die Bondschicht 3 kann zum Beispiel eine Oxidschicht sein.
Die 5 zeigt einen Querschnitt gemäß der 3 für das Ausführungsbeispiel der 4 nach dem Aufbringen der Maske 8. Die weiteren Verfahrensschritte sind für die Ausführungsbeispiele gleich und werden für beide Ausführungsbeispiele anhand der 6 bis 8 beschrieben, wobei die fakultativ vorhandene separate Bondschicht 3 mit einer gestrichelten Linie angedeutet ist.
Die 6 zeigt einen Querschnitt gemäß der 3 beziehungsweise gemäß der 5 nach einem isotropen Ätzprozess, mit dem der Rand 6 des Device-Wafers 5 über dem Rand 4 des Handling-Wafers 1 entfernt wird. Das isotrope Ätzen 14 ist in der 4 mit den unterschiedlich gerichteten Pfeilen dargestellt. Da der Ätzangriff auch seitlich erfolgt, sind die geätzten Flanken 9 des Device-Wafers 5 schräg und können beispielsweise die in der 4 dargestellte Form aufweisen. Das isotrope Ätzen 14 kann den Device-Wafer 5 insbesondere auch ein Stück weit unterhalb des Randes der Maske 8 entfernen, so dass der in der 4 schematisch dargestellte Überhang 10 gebildet wird. Dieser Ätzprozess kann ein Trockenätzprozess sein oder ein nasschemischer Ätzprozess. Im Fall eines Device-Wafers 5 aus Silizium und einer Schutzschicht 2 aus Siliziumdioxid ist zum Beispiel SF₆ als Ätzmittel eines Trockenätzprozesses geeignet. Wichtig ist hierbei, dass das Ätzen des Device-Wafers 5 selektiv bezüglich des Materials der Schutzschicht 2 erfolgt, so dass die Schutzschicht 2 in ausreichender Dicke stehen bleibt, um den Rand 4 des Handling-Wafers 1 vor dem Ätzangriff zu schützen. Außerdem wird dafür Sorge getragen, dass die Schutzschicht 2 anschließend noch so dick ist, dass sie auch in weiteren Ätzschritten des gesamten Verfahrens als Schutzschicht fungiert und die Kanten des Handling-Wafers 1 vor dem Ätzangriff und vor mechanischen Beschädigungen schützt.
Die 7 zeigt einen Querschnitt gemäß der 3 beziehungsweise gemäß der 5 nach der Durchführung eines anisotropen Ätzprozesses, der hier vorzugsweise ein Trockenätzprozess ist. Das Ätzverfahren kann insbesondere DRIE (deep reactive ion etching) sein, wie es zum Beispiel im Rahmen eines an sich bekannten so genannten Bosch-Prozesses durchgeführt wird. Der Vorgang des anisotropen Ätzens 15 ist in der 7 mit den senkrecht nach unten weisenden Pfeilen dargestellt. Wegen des hierbei gerichteten Ätzangriffes kann der Device-Wafer 5 seitlich der Maske 8 so entfernt werden, dass die entstehenden Flanken 11 senkrecht zu der Oberseite des Handling-Wafers 1 ausgerichtet sind. Wichtig ist hierbei, dass dieser Ätzprozess selektiv bezüglich der Schutzschicht 2 derart durchgeführt wird, dass die Schutzschicht 2 am Rand 4 des Handling-Wafers 1 in ausreichender Dicke stehen bleibt, um den Rand des Handling-Wafers 1 vor diesem Ätzangriff und auch während weiterer vorgesehener Ätzschritte des gesamten Verfahrens zuverlässig zu schützen.
Die Maske 8 wird anschließend entfernt. Der Device-Wafer 5 ist jetzt auf den Handling-Wafer 1 gebondet und am Rand entfernt. In nachfolgenden Prozessschritten können in herkömmlicher Weise Bauelemente in dem Device-Wafer 5 hergestellt werden. Dazu sind in der Regel weitere Ätzschritte erforderlich. Ein solcher Ätzschritt kann zum Beispiel darin bestehen, dass Kontaktlöcher in den Device-Wafer 5 geätzt werden.
Die 8 zeigt einen Querschnitt gemäß der 7 für einen weiteren Ätzprozess. Auf der Oberseite des Device-Wafers 5 ist eine weitere Maske 18 aufgebracht und mit Maskenöffnungen 12 strukturiert. Mittels eines in diesem Beispiel anisotropen Ätzens 16, das in der 8 mit den senkrecht nach unten weisenden Pfeilen dargestellt ist, werden die Ätzöffnungen 13 in dem Device-Wafer 5 gebildet. Diese Ätzöffnungen 13 können zum Beispiel wie in der 8 bis zur gebondeten Rückseite des Device-Wafers 5 geätzt werden. Die Ätzöffnungen können zum Beispiel zum Vereinzeln des Device-Wafers 5 in einzelne Chips hergestellt werden und bilden in diesem Fall parallele Gräben. Die Ätzöffnungen 13 können aber auch als Kontaktlöcher für Durchkontaktierungen des Device-Wafers 5, zum Beispiel für so genannte TWCs (through-wafer contacts), vorgesehen sein.
Während des anisotropen Ätzens 16 wird ein durch die Schutzschicht 2 geschützter Randbereich 17 des Handling-Wafers 1 nicht angeätzt, und die Kante am Rand 4 des Handling-Wafers 1 bleibt unversehrt. Dafür ist es ausreichend, wenn der Ätzprozess selektiv bezüglich des Materials der Schutzschicht 2 so durchgeführt wird, dass die Schutzschicht 2 gegebenenfalls auch nach mehreren weiteren Ätzschritten zumindest auf dem geschützten Randbereich 17 noch eine ausreichende restliche Schichtdicke behält. Nach dem Abschluss sämtlicher Ätzprozesse zur Strukturierung des Device-Wafers 5 kann die Schutzschicht 2 mit Ausnahme eines zwischen den Wafern verbleibenden Restanteils durch Ätzen entfernt werden. Danach erfolgt kein weiterer Ätzschritt, so dass der Rand 4 des Handling-Wafers 1 nicht mehr gegen einen Ätzangriff geschützt zu werden braucht. Eine Erzeugung von Halbleiterpartikeln an der Kante des Handling-Wafers 1 kann mit diesem Verfahren wirkungsvoll verringert werden.
Die Anordnung der Wafer, bei der der Handling-Wafer 1 zumindest an seinem Rand 4 mit der Schutzschicht 2 versehen ist, hat den Vorteil, dass der Rand 4 des Handling-Wafers 1 auch nach dem Prozessieren geschützt bleibt. Die Schutzschicht 2 ist bei den dargestellten Ausführungsbeispielen auf der von dem Device-Wafer 5 abgewandten Rückseite des Handling-Wafers 1 ganzflächig vorhanden. Prinzipiell kann es genügen, wenn die Schutzschicht 2 nur einen Bereich des Randes 4 des Handling-Wafers 1 bedeckt. Das ist insbesondere dann der Fall, wenn der Handling-Wafer während des Verfahrens auf einem Chuck montiert ist und dadurch ein bis in die Nähe des Randes reichender Anteil der Rückseite bereits hinreichend geschützt ist.

1: Handling-Wafer
2: Schutzschicht
3: Bondschicht
4: Rand
5: Device-Wafer
6: Rand
7: Zwischenraum
8: Maske
9: geätzte Flanke
10: Überhang
11: geätzte Flanke
12: Maskenöffnung
13: Ätzöffnung
14: isotropes Ätzen
15: anisotropes Ätzen
16: anisotropes Ätzen
17: geschützter Randbereich
18: weitere Maske

Claims

Verfahren zum Strukturieren eines gebondeten Wafers, bei dem – ein Handling-Wafer (1), der einen Rand (4) aufweist, mit einer Schutzschicht (2) überzogen wird, so dass die Schutzschicht den Rand des Handling-Wafers bedeckt, – ein Device-Wafer (5) auf eine Oberseite des Handling-Wafers gebondet wird, – eine Maske (8) auf einer von dem Handling-Wafer abgewandten Oberseite des Device-Wafers aufgebracht wird und – der Device-Wafer unter Verwendung der Maske über dem Rand des Handling-Wafers weggeätzt wird, wobei der Ätzprozess selektiv bezüglich der Schutzschicht erfolgt, so dass der Rand des Handling-Wafers von der Schutzschicht bedeckt bleibt.
Verfahren nach Anspruch 1, bei dem mindestens ein weiterer Ätzschritt (16) erfolgt, mit dem der Device-Wafer (5) strukturiert wird, wobei der Handling-Wafer (1) durch die Schutzschicht (2) vor einem Ätzangriff geschützt wird.
Verfahren nach Anspruch 1 oder 2, bei dem der Handling-Wafer (1) ein Halbleitermaterial ist und die Schutzschicht (2) ein Oxid des Halbleitermateriales ist.
Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Schutzschicht (2) als Bondschicht fungiert.
Verfahren nach einem der Ansprüche 1 bis 3, bei dem eine gesonderte Bondschicht (3) zwischen dem mit der Schutzschicht (2) versehenen Handling-Wafer (1) und dem Device-Wafer (5) angeordnet wird.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem der Ätzprozess, mit dem der Device-Wafer (5) über dem Rand (4) des Handling-Wafers (1) weggeätzt wird, isotrop erfolgt.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem der Ätzprozess, mit dem der Device-Wafer (5) über dem Rand (4) des Handling-Wafers (1) weggeätzt wird, anisotrop erfolgt.
Verfahren nach einem der Ansprüche 1 bis 7, bei dem der Device-Wafer (5) über dem Rand (4) des Handling-Wafers (1) mittels eines Trockenätzprozesses weggeätzt wird.
Verfahren nach einem der Ansprüche 1 bis 8, bei dem die Schutzschicht (2) mindestens 1 μm dick hergestellt wird.
Verfahren nach einem der Ansprüche 1 bis 9, bei dem ein weiterer Ätzschritt (16) zur Herstellung von Ätzöffnungen (13) in dem Device-Wafer (5) vorgenommen wird und die Ätzöffnungen zur Herstellung von Durchkontaktierungen verwendet werden.
Verfahren nach einem der Ansprüche 1 bis 10, bei dem nach dem Abschluss eines Ätzprozesses zur Strukturierung des Device-Wafers (5) die Schutzschicht (2) mit Ausnahme eines zwischen dem Handling-Wafer (1) und dem Device-Wafer (5) verbleibenden Restanteils durch Ätzen entfernt wird und danach kein weiterer Ätzschritt erfolgt.
Waferanordnung mit – einem Handling-Wafer (1), der einen Rand (4) aufweist, – einem Device-Wafer (5), der auf eine Oberseite des Handling-Wafers (1) gebondet ist, und – einer Schutzschicht (2), die zumindest den Rand (4) des Handling-Wafers (1) bedeckt.
Waferanordnung nach Anspruch 12, bei der die Schutzschicht (2) auch zwischen dem Handling-Wafer (1) und dem Device-Wafer (5) sowie auf der von dem Device-Wafer abgewandten Rückseite des Handling-Wafers vorhanden ist.
Waferanordnung nach Anspruch 12 oder 13, bei der die Schutzschicht (2) eine Bondschicht zwischen dem Handling-Wafer (1) und dem Device-Wafer (5) bildet.
Waferanordnung nach einem der Ansprüche 12 bis 14, bei der die Schutzschicht (2) mindestens 1 μm dick ist.