DE102008007603A1 - Verfahren zur besseren Ausnutzung von Halbleitermaterial - Google Patents

Abstract

Bei einem Verfahren zur Herstellung von Halbleiterbauelementen, bei dem auf einem Wafer Chips strukturiert, getestet und zu Dies vereinzelt werden, ist vorgesehen, dass bei einem während des Verfahrens zerbrochenen Wafer die nicht beschädigten Chips eines von mindestens einem Randabschnitt und mindestens einer Bruchkontur begrenzten Bruchstücks des Wafers wie üblich weiterverarbeitet werden. Das vorgeschlagene Verfahren führt dazu, dass die Ausbeute an verwertbaren Chips gegenüber dem im Stand der Technik vorgesehenen Verwerfen und Entsorgen zerbrochener Wafer wesentlich gesteigert wird. Dadurch werden die durchschnittlichen Herstellungskosten elektronischer Bauelemente ebenso wie der Verlust wertvollen Halbleitermaterials und die Kosten für die Entsorgung der bisher als Ausschuss angesehenen Bruchstücke signifikant gesenkt.

Description

• Die Erfindung betrifft ein Verfahren zur verbesserten Ausnutzung von Halbleitermaterial bei der Herstellung elektronischer Bauelemente gemäß Oberbegriff des Patentanspruchs 1 und eine Vorrichtung zur Durchführung des Verfahrens gemäß Oberbegriff des Patentanspruchs 8.
• Zur Herstellung elektronischer Bauelemente werden auf einer meist kreisförmigen Scheibe aus Halbleitermaterial, dem so genannten Wafer, integrierte Schaltungen, die so genannten Chips, hergestellt, verschiedenen Tests unterzogen und anschließend zu den so genannten Dies vereinzelt, die schließlich in so genannten Packages verbaut werden. Zur Durchführung aller Schritte der Verfahren, die bei der Herstellung der elektronischen Bauelemente durchzuführen sind, müssen die Wafer und anschließend die Dies zwischen verschiedenen Vorrichtungen hin- und her transportiert werden und innerhalb der Vorrichtungen gehandhabt werden. Dabei kommt es immer wieder vor, dass Wafer zerbrechen, die dann als Ausschuss angesehen und entsorgt werden.
• Insbesondere bei der Bearbeitung von Wafern aus besonders hochwertigen Halbleitermaterialien, wie beispielsweise Galliumarsenid, und bei der Bearbeitung von Wafern, auf denen eine besonders große Anzahl von Chips strukturiert ist, wie beispielsweise bei der Herstellung von Leuchtdioden (LED), bringt der Verlust eines zerbrochenen Wafers für den Hersteller einen relativ großen wirtschaftlichen Verlust mit sich. Die vorliegende Erfindung hat sich daher die Aufgabe gestellt, ein Verfahren zur Herstellung elektronischer Halbleiterbauelemente anzugeben, bei dem das Halbleitermaterial des Wafers besser ausgenutzt wird und eine Vorrichtung zur Durchführung des Verfahrens vorzuschlagen.
• Erfindungsgemäß wird die Aufgabe gelöst durch ein Verfahren den Merkmalen des Patentanspruchs 1 und eine Vorrichtung mit den Merkmalen des Patentanspruchs 8. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
• Das erfindungsgemäße Verfahren zur Herstellung von Halbleiterbauelementen, bei dem auf einem Wafer Chips strukturiert, getestet und zu Dies vereinzelt werden, ist dadurch gekennzeichnet, dass bei einem während des Verfahrens zerbrochenen Wafer die nicht beschädigten Chips eines von mindestens einem Randabschnitt und mindestens einer Bruchkontur begrenzten Bruchstücks des Wafers wie üblich weiterverarbeitet werden. Das vorgeschlagene Verfahren führt dazu, dass die Ausbeute an verwertbaren Chips gegenüber dem im Stand der Technik vorgesehenen Verwerfen und Entsorgen zerbrochener Wafer wesentlich gesteigert wird. Dadurch werden die durchschnittlichen Herstellungskosten elektronischer Bauelemente ebenso wie der Verlust wertvollen Halbleitermaterials und die Kosten für die Entsorgung der bisher als Ausschuss angesehenen Bruchstücke signifikant gesenkt.
• In einer Ausgestaltung der Erfindung ist vorgesehen, dass das Bruchstück bei der Weiterverarbeitung so positioniert wird, dass es dieselbe Ausrichtung hat als wäre es noch Bestandteil eines unbeschädigten Wafers. Hierdurch wird ein höherer Arbeitsaufwand gegenüber der Bearbeitung unbeschädigter Wafer dadurch vermieden, dass das Bruchstück nicht anders behandelt werden muss als wenn es noch zu einem unbeschädigten Wafer gehören würde. Viele Verfahrensschritte bei der Herstellung der elektronischen Bauelemente sind nämlich darauf ausgerichtet, wie die Chips auf dem Wafer angeordnet sind. Beispielsweise werden die für die Durchführung von Tests an den noch im Waferverbund befindlichen Chips verwendeten Vorrichtungen abhängig von der Anordnung der Chips auf dem Wafer, die durch das Waferdesign vorgegeben ist, angesteuert. In ähnlicher Weise werden die Vorrichtungen, die zum Vereinzeln der Chips zu Dies verwendet werden, abhängig von der Anordnung der Chips auf dem Wafer angesteuert. Hierzu ist für jeden Wafer ein Wafer-Koordinatensystem definiert und die Koordinaten jedes einzelnen integrierten Schaltkreises auf dem Wafer innerhalb dieses Wafer-Koordinatensystems sind in der sogenannten Wafer Map hinterlegt. Wenn das Bruchstück, das möglicherweise neben einer Anzahl beschädigter Chips auch weiter verwendbare Chips enthält, so ausgerichtet wird, als gehöre es noch zu einem vollständigen Wafer, können die für die verschiedenen Verfahrensschritte verwendeten Vorrichtungen ohne größere Schwierigkeiten auch für die Weiterverarbeitung des Bruchstücks verwendet werden, das heißt die Informationen über die Position eines bestimmten integrierten Schaltkreises aus der Wafer Map können auch bei der Weiterverarbeitung des Bruchstücks unverändert weiter genutzt werden.
• Um die Ausrichtung des Bruchstücks möglichst ohne manuelle Eingriffe durchführen zu können ist es sinnvoll, dass vor der Ausrichtung des Bruchstücks seine Position innerhalb des Wafers ermittelt wird. Wenn die Position des Bruchstücks innerhalb des (unbeschädigten) Wafers bekannt ist, ist seine Positionierung in den für die durchzuführenden Verfahrensschritte verwendeten Vorrichtungen relativ zu den dafür vorgesehenen Werkzeugen wesentlich einfacher durchführbar, als dies beispielsweise bei einer "Versuch und Fehler"-Methode möglich wäre.
• Um die für die Position des Bruchstücks innerhalb des Wafers benötigten Konfigurationsinformationen des Bruchstücks zu ermitteln, um bei der Weiterverarbeitung des Bruchstücks die Informationen aus der Wafer Map über die Positionen der einzelnen integrierten Schaltkreise im Wafer-Koordinatensystem nutzen zu können, kann beispielsweise vorgesehen sein, dass das Bruchstück abgetastet wird, wobei mindestens ein Randabschnitt und mindestens eine charakteristische Struktur erkannt wird. Auf einem Wafer werden im allgemeinen neben den integrierten Schaltungen, die später zu Dies vereinzelt werden und die üblicherweise in Zeilen und Spalten auf dem Wafer angeordnet sind, zusätzlich einige charakteristische Strukturen angebracht. Diese charakteristischen Strukturen werden häufig auf den Trennlinien angeordnet, die zwischen den Zeilen und Spalten von integrierten Schaltungen verlaufen und die auch als „dicing street" oder „kerf" bezeichnet werden, oder im Kreuzungspunkt zweier derartiger Trennlinien. Sie dienen beispielsweise dazu, eine oder mehrere lokalisierbare Positionen auf dem Wafer zu definieren, von der beziehungsweise von denen als Ursprung eines Koordinatensystems ausgehend einzelne Chips angefahren und identifiziert werden. Die Position jedes Chips relativ zu mindestens einer charakteristischen Struktur ist in einer so genannten Wafer Map verzeichnet. Für die Ermittlung der Position des Bruchstücks innerhalb des Wafers können ein erkannter Randabschnitt und mindestens eine erkannte charakteristische Struktur ausreichen. Dies ist beispielsweise dann der Fall, wenn jede auf dem Wafer vorgesehene charakteristische Struktur eindeutig von jeder anderen charakteristischen Struktur unterscheidbar ist. Die Abtastung kann beispielsweise optoelektronisch erfolgen. Optoelektronische Abtastverfahren im Sinne des beschriebenen Verfahrens sind beispielsweise die Bilderfassung mit einer Kamera und anschließende elektronische Bildverarbeitung, Lasertriangulation oder Verfahren unter Verwendung einer Reflexionslichtschranke.
• Es versteht sich von selbst, dass die charakteristischen Strukturen nicht notwendigerweise in den die integrierten Schaltkreise begrenzenden Trennlinien, die der Vereinzelung der Chips dienen, oder an Kreuzungspunkten derartiger Trennlinien, angeordnet sein müssen. Eine charakteristische Struktur in diesem Sinne kann beispielsweise auch innerhalb der Matrix integrierter Schaltkreise anstelle eines integrierten Schaltkreises vorgesehen sein. In gleicher Weise kann eine charakteristische Struktur im Randbereich des Wafers und damit außerhalb der matrixförmigen Anordnung integrierter Schaltkreise angeordnet sein. Eine charakteristische Struktur kann allerdings auch eine individuelle, eindeutig unterscheidbare besondere Ausgestaltung der Randkontur des Wafers, beispielsweise eine Kerbe oder Anordnung mehrerer Kerben, oder das so genannte Flat sein, deren Position im Koordinatensystem des Wafers eindeutig bestimmbar ist und daher in Kombination mit einer Information über den Verlauf der Randkontur und der Bruchkontur eine hinreichende Information über die Lage und Orientierung des jeweiligen Bruchstücks im unbeschädigten Wafer sowie über den Zustand jedes auf dem Bruchstück enthaltenen integrierten Schaltkreises, d. h. ob der jeweilige Schaltkreis unbeschädigt oder beschädigt ist, liefern kann.
• Die Erkennung der Position des Bruchstücks innerhalb des Wafers kann wesentlich dadurch vereinfacht werden, dass der charakteristischen Struktur eine Orientierungsinformation entnommen wird. Dies setzt selbstverständlich voraus, dass mindestens eine charakteristische Struktur auf dem Wafer vorhanden ist, die eine Orientierungsinformation enthält. Eine Orientierungsinformation in diesem Sinne bedeutet ein detektierbares Merkmal einer charakteristischen Struktur, anhand dessen sich die Orientierung dieser charakteristischen Struktur relativ zum Wafer und zu den auf dem Wafer angeordneten Chips eindeutig feststellen lässt. Als Beispiel sei ein Pfeil genannt, dessen Orientierung durch seine Richtung (seinen Verlauf) und seinen Richtungssinn (den Ort seiner Spitze) eindeutig festgelegt ist.
• In einer Weiterbildung des Verfahrens ist vorgesehen, dass mindestens eine Bruchkontur erkannt wird und anhand des Verlaufs der Bruchkontur die nicht beschädigten Chips identifiziert werden. Hierzu wird beispielsweise bei der Abtastung des Bruchstücks jeder Konturabschnitt, der nicht der unter anderem durch ihre Krümmung bestimmten Randkontur des Wafers entspricht, als Bruchkontur identifiziert. Ausgehend von der auf die oben beschriebene Weise ermittelten Position des Bruchstücks innerhalb des Wafers ist auch der Verlauf der Bruchkontur bezüglich des unbeschädigten Wafers und damit bezüglich der auf dem unbeschädigten Wafer angeordneten, in der Wafer Map dokumentierten Chips bekannt. Damit lässt sich eindeutig feststellen, welche der auf dem ursprünglich unbeschädigten Wafer angeordneten Chips am Bruchrand des Bruchstücks liegen und durch die Bruchkontur beschädigt sind. Diese Chips können in der Wafer Map als defekt markiert werden, so dass bei den nachfolgenden Verfahrensschritten dadurch Bearbeitungszeit gespart wird, dass diese als defekt markierten Chips nicht weiter bearbeitet werden.
• Weiterhin kann vorgesehen sein, dass die Position eines Bruchstücks innerhalb des Wafers anhand der bereits ermittelten Position eines anderen Bruchstücks ermittelt wird. Auf diese Weise können auch Bruchstücke weiterverwendet werden, die selbst keine charakteristische Struktur enthalten. Selbstverständlich kann jedoch diese Ausgestaltung des Verfahrens auch bei Bruchstücken, die eigene charakteristische Strukturen enthalten, alternativ oder zusätzlich zur Auswertung der in den eigenen charakteristischen Strukturen enthaltenen Informationen angewendet werden.
• Die Gewinnung der benötigten Informationen über das an das bereits untersuchte Bruchstück angrenzende Bruchstück kann beispielsweise dadurch erfolgen, dass die gemeinsame Bruchkontur zweier angrenzender Bruchstücke in Übereinstimmung gebracht wird. Hierzu können beispielsweise elektronische Bildverarbeitungsverfahren genutzt werden.
• Das Verfahren kann dadurch weiter vereinfacht werden, dass im Zusammenhang mit der Untersuchung eines Bruchstücks bereits als beschädigt erkannte Chips bei der Untersuchung eines daran angrenzenden Bruchstücks außer acht gelassen werden. Wird ein Chip bei der Untersuchung eines ersten Bruchstücks bereits als defekt erkannt, so befindet sich in aller Regel nur ein Teil dieses Chips auf dem ersten Bruch stück, während ein anderer Teil zu dem daran angrenzenden Bruchstück gehört und daher nicht noch einmal auf seinen Zustand untersucht werden muss.
• Zur Durchführung des Verfahrens wird die nachfolgend beschriebene Vorrichtung vorgeschlagen:
  Die erfindungsgemäße Vorrichtung zur Verarbeitung eines von mindestens einem Randabschnitt und mindestens einer Bruchkontur begrenzten Bruchstücks eines Wafers umfasst eine Handhabungseinrichtung zur Handhabung des Bruchstücks, eine Abtasteinrichtung zur Gewinnung von Konfigurationsinformationen des Bruchstücks, eine Speichereinrichtung zur Speicherung von Konfigurationsinformationen des Wafers sowie eine Vergleichs- und Steuereinrichtung zum Vergleich der Konfigurationsinformationen von Bruchstück und Wafer und zur Steuerung der Handhabungseinrichtung bei der Positionierung des Bruchstücks.
• Die vorgeschlagene Vorrichtung ermöglicht die automatisierte Durchführung des erfindungsgemäßen Verfahrens, so dass bei der Herstellung elektronischer Bauelemente die Ausbeute signifikant erhöht werden kann. Dies fällt, wie oben bereits erläutert wurde, insbesondere bei Wafern aus sehr teuren Halbleitermaterialien und bei Wafern mit sehr vielen darauf angeordneten Chips besonders ins Gewicht.
• Beispielsweise kann die Abtasteinrichtung eine elektronische Kamera sein, die ein digitales Abbild des Bruchstücks erzeugt. Die Speichereinrichtung und die Vergleichs- und Steuereinrichtung können beispielsweise die Festplatte beziehungsweise der Prozessor eines Computers sein, an den die elektronische Kamera angeschlossen ist. Auf der Festplatte des Computers können die Konfigurationsinformationen des Wafers, beispielsweise ein Abbild eines unbeschädigten Wafers oder/und die Wafer Map gespeichert sein, auf die die Vergleichs- und Steuereinrichtung Zugriff hat. Die Bestimmung der Position des Bruchstücks innerhalb des Wafers kann beispielsweise durch an sich bekannte Bilderkennungsverfah ren bewirkt werden, bei denen das von der elektronischen Kamera erzeugte Abbild des Bruchstücks mit den auf der Festplatte gespeicherten Abbild des unbeschädigten Wafers verglichen wird. Aus dem Vergleich der Ist-Position des Bruchstücks mit seiner Soll-Position können dann die für die Steuerung der Handhabungseinrichtung benötigten Daten abgeleitet und an die Handhabungseinrichtung gesendet werden die daraufhin die Positionierung des Bruchstücks bewirkt.
• Nachfolgend wird das beschriebene Verfahren an Hand von Zeichnungen näher erläutert. Dabei zeigen
• 1 einen beispielhaften Wafer mit zwei Bruchkonturen,
• 2 zwei vergrößerte Ausschnitte eines ersten Ausführungsbeispiels des Wafers aus 1,
• 3 zwei vergrößerte Ausschnitte eines zweiten Ausführungsbeispiels des Wafers aus 1.
• Der Wafer 1 in 1 umfasst eine große Anzahl gleichartiger integrierter Schaltkreise 2, die in Zeilen und Spalten angeordnet sind. Zwischen jeweils zwei Zeilen integrierter Schaltkreise 2 befindet sich eine horizontale Trennlinie 3, auch als dicing street oder kerf bezeichnet. In gleicher Weise befindet sich zwischen jeweils zwei Spalten integrierter Schaltkreise 2 eine vertikale Trennlinie 3. Entlang dieser Trennlinien 3 wird der Wafer 1 zu einem späteren Zeitpunkt zersägt, um die darauf enthaltenen integrierten Schaltkreise 2 zu vereinzeln.
• An einer bestimmten Stelle der Randkontur des Wafers 1, die unter anderem durch die Orientierung des Kristallgitters des Wafermaterials bestimmt ist, findet sich das so genannte Flat 14, eine Abflachung des ansonsten annähernd kreisrunden Wafers 1, die die Ausrichtung des Wafers 1 während der Bearbeitung erleichtert. Dabei wird mit Hilfe eines primären und eventuell eines sekundären Flats 14 die Winkelorientierung des Wafers angezeigt. Alternativ können zur Bestimmung der Ausrichtung des Wafers 1 statt des oder der Flats 14 auch Notches, d. h. am Rand des Wafers 1 angeordnete Kerben, verwendet werden, die die gleiche Funktion hinsichtlich der Positionierung des Wafers 1 erfüllen können.
• In der Mitte des Wafers 1 ist ein Koordinatensystem 13 eingezeichnet, das der Positionsbestimmung jedes einzelnen integrierten Schaltkreises 2 auf dem Wafer 1 dient. Weiterhin sind auf dem Wafer 1 mehrere charakteristische Strukturen 4 angeordnet. Im Ausführungsbeispiel sind diese an den Kreuzungspunkten je einer horizontalen und einer vertikalen Trennlinie 3, das heißt außerhalb der von den integrierten Schaltkreisen 2 besetzten Fläche des Wafers 1, angeordnet. Die Position jeder einzelnen dieser charakteristischen Strukturen 4 lässt sich ebenso mit Bezug zum Koordinatensystem 13 angeben, so dass die relative Position jedes einzelnen Schaltkreises 2 zu jeder charakteristischen Struktur 4 leicht ermittelt werden kann.
• Auf dem Wafer 1 sind zwei Bereiche A und B gekennzeichnet, die einen integrierten Schaltkreis 2 (Bereich A) bzw. einen Kreuzungspunkt zweier Trennlinien 3 (Bereich B) mit einer darauf angeordneten charakteristischen Struktur 4 umfassen.
• Weiterhin sind auf dem Wafer 1 zwei Bruchkonturen 12 zu erkennen, die den Wafer 1 in insgesamt drei Bruchstücke 15 teilen. Jedes dieser Bruchstücke 15 umfasst neben der Bruchkontur 12 einen Abschnitt der Randkontur 11 des Wafers 1, eine Anzahl unbeschädigter integrierter Schaltkreise 2, nahe der Bruchkonturen 12 beschädigte integrierte Schaltkreise 2 sowie mindestens eine charakteristische Struktur 4.
• Die 2 und 3 zeigen jeweils zwei vergrößerte Darstellungen der Bereiche A und B eines Wafers 1, wie er in 1 schematisch gezeigt ist. Der Bereich A enthält einen vollständigen integrierten Schaltkreis 2, der von horizontalen und vertikalen Trennlinien 3 begrenzt ist, sowie Teile der angrenzenden Schaltkreise 2. Der Bereich B zeigt einen noch stärker vergrößerten Kreuzungspunkt zweier Trennlinien 3, die die angrenzenden integrierten Schaltkreise 2 voneinander trennen, sowie die darin angeordnete charakteristische Struktur 4.
• In 2 ist ein Ausführungsbeispiel dargestellt, bei dem die im Bereich B dargestellte charakteristische Struktur 4 keine Orientierungsinformation aufweist. Es handelt sich dabei um eine kreuzförmige Markierung, deren Position im unbeschädigten Wafer 1 anhand ihrer Lage relativ zur Randkontur 11 und zur Bruchkontur 12 ermittelt werden kann. Allerdings lässt sich allein aus der Information hinsichtlich der Position der charakteristischen Struktur 4 noch nicht in allen Fällen mit hinreichender Sicherheit ableiten, wie das Bruchstück 15 zu positionieren ist, um es so weiter behandeln zu können, als gehöre das Bruchstück 15 noch zu einem unbeschädigten Wafer 1.
• Jedoch weisen die integrierten Schaltkreise 2 in diesem Ausführungsbeispiel selbst eine Struktur auf, der eine entsprechende Orientierungsinformation entnehmbar ist. Wie an dem im Bereich A dargestellten und beschädigten integrierten Schaltkreis 2 erkennbar ist, hat jeder integrierte Schaltkreis 2 zwei Substrukturen 21, die unterschiedlich groß und in einer bestimmten Art und Weise zueinander angeordnet sind. Die Lage und Ausrichtung dieser Substrukturen 21 sind in gleicher Weise erkennbar, wie die Randkontur 11 und die Bruchkontur 12 jedes Bruchstücks.
• Durch Kombination der so gewonnenen Informationen hinsichtlich der Position der charakteristischen Struktur 4 im Koordinatensystem 13 des Wafers 1 und hinsichtlich der korrekten Orientierung der integrierten Schaltkreise 2 lässt sich das Bruchstück 15 bei der Weiterverarbeitung so ausrichten, als gehöre es noch zu einem unbeschädigten Wafer.
• Bei dem in 3 dargestellten Ausführungsbeispiel hingegen weisen die im Bereich A dargestellten integrierten Schaltkreise 2 eine symmetrische Aufteilung in jeweils vier gleich große Substrukturen 21 auf. Demzufolge ist dem integ rierten Schaltkreis 21 selbst keine Orientierungsinformation entnehmbar.
• Jedoch kann die benötigte Orientierungsinformation in diesem Ausführungsbeispiel der im Bereich B dargestellten charakteristischen Struktur 4 entnommen werden. Die wiederum im Kreuzungsbereich zweier Trennlinien 3 angeordnete charakteristische Struktur 4 hat die Form eines umgedrehten Buchstaben T. Wenn diese charakteristische Struktur 4 erkannt und in Beziehung zur Randkontur 11 und zur Bruchkontur 12 des Bruchstücks 15 gebracht wird, so ist ihre Position im Koordinatensystem 13 des Wafers 1 bekannt. Durch die unsymmetrische Form der charakteristischen Struktur 4 ist ihr darüber hinaus entnehmbar, wie das Bruchstück 15 ausgerichtet werden muss, um weiterhin so behandelt werden zu können, als gehöre es noch zu einem unbeschädigten Wafer 1.
• Es sei noch angemerkt, dass zumindest bei dem in 1 unten links befindlichen ersten Bruchstück 15a, in dessen Randkontur 11 sich das Flat 14 befindet, auch ohne die in den Trennlinien 3 angeordneten charakteristischen Strukturen 4 die Position und Ausrichtung des Bruchstücks 15a im Koordinatensystem 14 des Wafers 1 ermitteln lassen, da das Flat 14 nur ein einziges Mal und darüber hinaus in einer genau definierten und bekannten Position im Koordinatensystem des Wafers 1 existiert. Daher ist das Flat 14 selbst charakteristische Struktur 4 im Sinne des vorgeschlagenen Verfahrens.
• Aus den so gewonnenen Informationen wiederum lassen sich die Position und Ausrichtung des mittleren zweiten Bruchstücks 15b ermitteln, da das erste Bruchstück 15a und das zweite Bruchstück 15b eine Bruchkontur 12 gemeinsam haben und daher die Position und Ausrichtung des zweiten Bruchstücks 15b aus den bereits bekannten Informationen zum ersten Bruchstück 15a ermittelt werden können, indem die Bruchkonturen 12 beider Bruchstücke 15a, 15b in Übereinstimmung gebracht werden. Bei integrierten Schaltkreisen 2, die bereits bei der Unter suchung des ersten Bruchstücks 15a als defekt erkannt wurden, erübrigt sich die wiederholte Bestimmung des Zustands des auf dem zweiten Bruchstück 15b befindlichen Teils dieses defekten integrierten Schaltkreises 2, wodurch Zeit eingespart wird.
• In analoger Weise können anschließend die benötigten Informationen über das dritte Bruchstück 15c aus den bereits bekannten Informationen zur Position und Ausrichtung des zweiten Bruchstücks im Koordinatensystem 13 des Wafers 1 ermittelt werden. Mit anderen Worten: durch das vorgeschlagene Verfahren ist es auch möglich, die Position und Ausrichtung eines Bruchstücks 15 anhand der mit Hilfe einer auf einem anderen Bruchstück 15 angeordneten charakteristischen Struktur 4 zu ermitteln.

1

Wafer

11

Randkontur

12

Bruchkontur

13

Koordinatensystem

14

Flat

15, 15a, 15b, 15c

Bruchstück

2

Chip, integrierter Schaltkreis

21

Substruktur

3

Trennlinie

4

charakteristische Struktur

Claims (11)

1. Verfahren zur Herstellung von Halbleiterbauelementen, bei dem auf einem Wafer (1) Chips (2) strukturiert, getestet und zu Dies vereinzelt werden, dadurch gekennzeichnet, dass bei einem während des Verfahrens zerbrochenen Wafer (1) die nicht beschädigten Chips (2) eines von mindestens einem Randabschnitt (11) und mindestens einer Bruchkontur (12) begrenzten Bruchstücks (15) des Wafers (1) wie üblich weiterverarbeitet werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Bruchstück (15) bei der Weiterverarbeitung so positioniert wird, dass es dieselbe Ausrichtung hat als wäre es noch Bestandteil eines unbeschädigten Wafers (1).
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass vor der Ausrichtung des Bruchstücks (15) seine Position innerhalb des Wafers (1) ermittelt wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass das Bruchstück (15) abgetastet wird, wobei mindestens ein Randabschnitt (11) und mindestens eine charakteristische Struktur (4) erkannt wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Abtastung optoelektronisch erfolgt.
6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass der charakteristischen Struktur (4) eine Orientierungsinformation entnommen wird.
7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass mindestens eine Bruchkontur (12) erkannt wird und anhand des Verlaufs der Bruchkontur (12) die durch den Bruch beschädigten Chips (2) identifiziert werden.
8. Verfahren nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, dass die Position eines Bruchstücks (15) innerhalb des Wafers (1) anhand der bereits ermittelten Position eines anderen Bruchstücks (15) ermittelt wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die gemeinsame Bruchkontur (12) zweier angrenzender Bruchstücke (15) in Übereinstimmung gebracht wird.
10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass im Zusammenhang mit der Untersuchung eines Bruchstücks (15) bereits als beschädigt erkannte Chips (2) bei der Untersuchung eines daran angrenzenden Bruchstücks (15) außer acht gelassen werden.
11. Vorrichtung zur Verarbeitung eines von mindestens einem Randabschnitt (11) und mindestens einer Bruchkontur (12) begrenzten Bruchstücks (15) eines Wafers (1), umfassend eine Handhabungseinrichtung zur Handhabung des Bruchstücks (15), eine Abtasteinrichtung zur Gewinnung von Konfigurationsinformationen des Bruchstücks (15), eine Speichereinrichtung zur Speicherung von Konfigurationsinformationen des Wafers (1) sowie eine Vergleichs- und Steuereinrichtung zum Vergleich der Konfigurationsinformationen von Bruchstück (15) und Wafer (1) und zur Steuerung der Handhabungseinrichtung bei der Positionierung des Bruchstücks (15).