DE102007052219A1

DE102007052219A1 - Integrierter Schaltungschip mit Magnetvorrichtungen

Info

Publication number: DE102007052219A1
Application number: DE102007052219A
Authority: DE
Inventors: Tom Allan Saint Paul Agan; James Chyi Saint Paul Lai
Original assignee: Northern Lights Semiconductor Corp
Current assignee: Northern Lights Semiconductor Corp
Priority date: 2007-08-20
Filing date: 2007-10-31
Publication date: 2009-02-26
Also published as: FR2920237A1; TW200910574A; GB2452097A; CN101373754B; GB0720987D0; CN101373754A; US7847586B2; GB2452097B; US20090051386A1; JP2009049354A

Abstract

Ein logische Gate-Array wird bereitgestellt. Das logische Gate-Array umfasst ein Siliziumsubstrat, eine erste logische Gateschicht oben auf dem Siliziumsubstrat, eine zweite logische Gateschicht oben auf der ersten logischen Gateschicht und eine Routingschicht zwischen der ersten und zweiten logischen Gateschicht zum Routing von magnetischen Gates in der ersten und zweiten logischen Gateschicht, wobei die erste logische Gateschicht, die zweite logische Gateschicht und die Routingschicht mittels Durchkontaktierungen elektrisch verbunden sind.

Description

HINTERGRUND
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf einen integrierten Schaltungschip. Insbesondere bezieht sich die vorliegende Erfindung auf einen integrierten Schaltungschip mit gestapelten Magnetvorrichtungen.
Beschreibung des Standes der Technik
Magnetvorrichtungen können als Magnetspeicherzellen verwendet werden, um Daten in nichtflüchtiger Weise zu speichern, was bedeutet, dass Daten, die in die Speicherzellen geschrieben werden, in den Speicherzellen bleiben, unabhängig davon, ob die Schaltung mit Energie versorgt wird oder nicht. Daher werden magnetische Vorrichtungen als nichtflüchtige Speicherelemente verwendet, wie beispielsweise Flash-Speicher, SRAM, DRAM, Cache-Speicher, Festplatten, etc. Die Magnetvorrichtungen sind nicht nur in der Lage als Speicherelemente zu dienen, sie können auch als digitale Schalter fungieren. Die Richtungen der Dipole in den zwei magnetischen Schichten einer Magnetvorrichtung bestimmen die Leitfähigkeit der Vorrichtung; daher kann der leitfähige Zustand der „an"-Zustand des Schalters sein und der nichtleitfähige Zustand kann der „aus"-Zustand des Schalters sein.
Die Magnetschalter können sowohl verwendet werden, um logische Gates zu bauen, als auch um als Transistoren verwendet zu werden. Herkömmliche logische Transistorgates sind flüchtig, daher werden beispielsweise, wenn ein System, welches Field Programmable Gate Array (FPGA) verwendet mit Transistorgates aufgebaut ist, separate Systemchips benötigt, um das Programm zu speichern, um die benötigten Funktionen zu implementieren. Beim Booten muss das FPGA neu programmiert bzw. reprogrammiert werden, um für die vorliegende Aufgabe geeignet zu sein. Die Leistung des FPGA-Systems leidet unter diesen Anforderungen.
Weiterhin hat die Transistorlogik eine Schaltungsdichtebegrenzung, welche die Anordnung der Vorrichtungen betrifft, die für das Routing verteilt werden müssen. Weiterhin kann, da die Transistorlogik nur auf den Schichten oberhalb des Siliziumsubstrats implementiert werden kann, die Integration einer großen Anzahl von Funktionsblöcken folglich aus Gründen der Chipfläche nicht durchführbar sein.
Aus dem vorhergehenden Grund besteht ein Bedarf an einer neuen logischen Designstruktur, um die Schaltungsdichte zu verringern und mehr Funktionsblöcke, wie beispielsweise CPU, Speicher und logische Gate-Arrays in einem einzigen Chip zu integrieren.
ZUSAMMENFASSUNG
Die vorliegende Erfindung ist auf einen integrierten Schaltungschip gerichtet, der das Bedürfnis an ein Erhöhen der Schaltungsdichte befriedigt. Der integrierte Schaltungschip beinhaltet eine Zentralprozessorschaltungsschicht, eine Subprozessorschaltungsschicht, eine logische Gate-Array-Schicht und eine Magnetspeicherschicht, die oben auf ein Siliziumsubstrat gestapelt sind, wobei alle Schichten mittels Durchkontaktierungen elektrisch verbunden sind und die Komponenten in allen schichten Magnetvorrichtungen sind. Jede Schicht erfüllt unterschiedliche Funktionen für ein elektronisches System. In einem integrierten Schaltungschip sind Metallschichten oben auf den Transistorschichten gebildet. Jede Funktion ist unter Verwendung von Magnetvorrichtungen entworfen, welche in den Metallschichten des integrierten Schaltungschips implementiert sind, wobei die Metallschichten ohne gegenseitige Beeinflussung oben aufeinander gestapelt werden können.
Demnach verwendet eine Ausführungsform der vorliegenden Erfindung die Stapelfähigkeit der Magnetvorrichtungen, um integrierte Schaltungen mit sehr hoher Dichte zu erzeugen. Weil Magnetschaltungen gestapelt werden können, kann jede Funktion auf einer separaten Metallschicht implementiert werden und kann mittels Durchkontaktierungen mit den unterschiedlichen Stapeln kommunizieren.
Weiterhin beinhaltet die Ausführungsform der vorliegenden Erfindung ein logisches Gate-Array, welches unter Verwendung von Magnetvorrichtungen implementiert ist. Da das logische Gate-Array programmierbar und nicht flüchtig ist und keine zusätzlichen Systemchips benötigt werden, ist folglich keine Neuprogrammierung notwendig. Die Magnetvorrichtungen werden als logisches Gate verwendet und daher kann durch Zuweisen einer oder mehrerer Metallschichten als logische Gateschichten ein programmierbares logisches Gate-Array implementiert werden. Außerdem kann das Routing der Gates in einer anderen Schicht vorgenommen werden, so dass die Vorrichtungsdichte in den logischen Gateschichten höher sein kann.
Es muss verstanden werden, dass sowohl die vorhergehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft sind und dazu vorgesehen sind, eine weitergehende Erklärung der beanspruchten Erfindung zu liefern.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die begleitenden Zeichnungen sind enthalten, um ein weitergehendes Verständnis der Erfindung zu liefern, und sind in diese Beschreibung einbezogen und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erklären. In den Zeichnungen ist
1 eine Seitenansicht einer integrierten Schaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung; und
2 eine Seitenansicht des logischen Gate-Array-Funktionsblocks gemäß einer zweiten Ausführungsform dieser Erfindung.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Es wird nun detailliert Bezug auf die derzeitigen bevorzugten Ausführungsformen der Erfindung genommen, von denen Beispiele in den begleitenden Zeichnungen illustriert sind. Wo immer möglich, werden dieselben Bezugszeichen in den Zeichnungen und der Beschreibung verwendet, um auf gleiche oder ähnliche Teile Bezug zu nehmen.
Es wird Bezug genommen auf 1, eine Seitenansicht einer ersten Ausführungsform der vorliegenden Erfindung. Ein integrierter Schaltungschip 100 wird bereitgestellt. Der integrierte Schaltungschip beinhaltet eine Siliziumtransistorschicht 102. Oben auf der Transistorschicht 102 sind in Folge unterschiedliche Systemfunktionsblöcke gestapelt, welche in herkömmlicher Weise in unterschiedlichen integrierten Schaltungschips implementiert werden können. Die erste Schicht oben auf dem Substrat ist eine Zentralprozessorschaltungsschicht 104. Schicht 104 kann die Kernschaltungsschicht bzw. Hauptschaltungsschicht für das System sein, beispielsweise ein Zentralprozessor (CPU). Folglich kann die CPU unter Verwendung von Magnetvorrichtungen in den Metallschichten oberhalb des Siliziumtransistorschicht-Transistors 102 implementiert werden.
Die nächste Schicht oben auf Schicht 104 kann eine Magnetspeicherschicht 106 sein, welche dem System jegliche Form von Speicherfunktion bereitstellen kann. Beispielsweise kann die Magnetspeicherschicht 106 als ein statisches Random Access Memory (SRAM), ein dynamisches Random Access Memory (DRAM), Cache-Speicher, Festplatte oder Flash-Speicher entworfen sein. Die Speicherschicht 106 kann elektrisch mit der Zentralprozessorschaltungsschicht 104 mittels einer Durchkontaktierungsverbindung 112 zwischen den Metallschichten verbunden sein, so dass jeder Funktionsblock mit jedem anderen kommunizieren kann.
Gleichermaßen kann eine Subprozessoreinheit 108 oben auf die Magnetspeicherschicht 106 gestapelt und mittels Durchkontaktierungen 112 damit verbunden werden. Die Subprozessorschaltungsschicht 108 kann Funktionen implementieren, wie beispielsweise digitale Signalprozessorfunktionen (DSP).
Weiterhin kann eine logische Gate-Array-Schicht 110 oben auf die Subprozessorschaltungsschicht 108 gestapelt werden, um dem System weitere periphäre Funktionen bereit zu stellen. Die logische Gate-Array-Schicht 110 kann mittels logischer Gates implementiert werden, die unter Verwendung von Magnetvorrichtungen entworfen wurden. Die logischen Gates können AND-Gates, OR-Gates, NAND-Gates, NOR-Gates und XNOR-Gates sein. Es wird Bezug genommen auf 2 eine Seitenansicht des logischen Gatefunktionsblocks gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Die logische Gate-Array-Schicht 110 kann eine Einzelschicht einer ersten logischen Gateschicht 202 sein, die aus logischen Gates zusammengesetzt ist, welche oben auf der Siliziumtransistorschicht 102 gestapelt sind. Alternativ kann die logische Gatearrayschicht 110 auf mehrere Schichten ausgedehnt werden, so dass eine zusätzliche Schicht 204 zum Routing der universellen Gates in der ersten logischen Gateschicht 202 vorgesehen werden kann. Die Routingschicht 204 kann oben auf die erste logische Gateschicht 202 gestapelt sein und mittels Durchkontaktierungen 210 damit verbunden sein. Da das Metallrouting in der Routingschicht 204 erzeugt wird, kann die erste logische Gateschicht 202 mit höherer Schaltungsdichte entworfen werden.
In gleicher Weise kann eine zweite logische Gateschicht 206 oben auf die Routingschicht 204 gestapelt werden, so dass mehr universelle Gates mit einer gemeinsam genutzten Routingschicht 204 implementiert werden können.
Weiterhin können zusätzlicher Speicher oder andere Funktionsblöcke, wie beispielsweise Schicht 208, mittels desselben Stapelverfahrens auf die zweite Logische Gateschicht 206 gestapelt werden, welches durch die Ausführungsformen der vorliegenden Erfindung offenbart wurde. Die Anzahl gestapelter Schichten und die Stapelreihenfolge in den Ausführungsformen der vorliegenden Erfindung sind nicht als einschränkend vorgesehen und jede Anzahl von Stapeln und Stapelfolgen befindet sich im Umfang der vorliegenden Erfindung.
Die Ausführungsformen der vorliegenden Erfindung sind ein integrierter Schaltungschip, welcher große Funktionsblöcke von Schaltungen auf demselben Chip kombiniert. Der integrierte Schaltungschip kann den Preis für komplexe Systeme senken, da er die Fähigkeit hat viele Chips auf Schaltungsboard einzusparen. Der Chip verbessert auch die Arbeitsgeschwindigkeit, da der IC nicht chipextern zugreifen muss, um mit anderen wichtigen Blöcken des Systems zu kommunizieren und auch weil Magnetvorrichtungen viel schneller sind als Standardspeicher. Dieser Entwurf kann für Entwürfe mit sehr geringem Energieverbrauch verwendet werden, insbesondere weil dem gesamte System seine Energie innerhalb sehr kurzer Zeit entzogen und wieder zugeführt werden kann, wobei die Daten intakt bleiben. Sobald die Gates zu einer bestimmten Anwendung konfiguriert sind, bleibt die Konfiguration erhalten bis sie geändert wird, selbst wenn der Strom abgeschaltet wird. Folglich können viele Funktionen in der Fabrik programmiert werden und die Programmierung bleibt erhalten unabhängig davon wie oft die Energieversorgung ausgetauscht wird. Das logische Gate-Array, nämlich das Magnetic Adaptive Programmable Array (MAPA) der vorliegenden Erfindung stellt eine neue Struktur zum Erzeugen anwendungsspezifischer integrierter Schaltungen (ASICs) bereit.
Schließlich könnte, da die Magnetvorrichtungen sehr wenig Energie verbrauchen, das Wärmeableitungsproblem für solche hochdichten Schaltungen keinen so wesentlichen Einfluss haben wie erwartet. Weiterhin wird Wärme im Metallbereich abgeleitet und Metall leitet Wärme wirksam ab. Ein weiterer Vorteil der Ausführungsformen der vorliegenden Erfindung besteht darin, dass, weil die integrierte Schaltung ausschließlich mit Magnetvorrichtungen in den Metallschichten entworfen werden kann, der Chip in der Lage sein kann, höheren Temperaturen zu widerstehen, weil das Metall eine höhere Betriebstemperatur hat als Silizium.
Es wird für Fachleute ersichtlich sein, dass verschiedene Modifikationen und Variationen am Aufbau der vorliegenden Erfindung vorgenommen werden können, ohne vom Schutzumfang oder dem Wesen der Erfindung abzuweichen. Hinsichtlich des Vorhergehenden ist beabsichtigt, dass die vorliegende Erfindung Modifikationen und Variationen dieser Erfindung abdeckt, falls sie in den Schutzumfang der nachstehenden Ansprüche und ihrer Äquivalente fallen.

Claims

Logisches Gate-Array, umfassend: eine Siliziumtransistorschicht; eine erste logische Gateschicht oben auf dem Siliziumsubstrat; eine zweite logische Gateschicht oben auf der ersten logischen Gateschicht; und eine Routingschicht zwischen der ersten und zweiten logischen Gateschicht zum Routing von magnetischen Gates in der ersten und zweiten logischen Gateschicht, wobei die erste logische Gateschicht, die zweite logische Gateschicht und die Routingschicht mittels Durchkontaktierungen elektrisch verbunden sind.
Logisches Gate-Array nach Anspruch 1, wobei die erste und zweite logische Gateschicht AND-Gates, OR-Gates, NAND-Gates, NOR-Gates, XOR-Gates und XNOR-Gates umfassen.
Logisches Gate-Array nach Anspruch 2, wobei die AND-Gates, OR-Gates, NAND-Gates, NOR-Gates, XOR-Gates und XNOR-Gates durch Magnetvorrichtungen implementiert sind.
Logisches Gate-Array nach Anspruch 1, weiterhin umfassend eine Speicherschicht oben auf und elektrisch verbunden mit der zweiten logischen Gateschicht.
Logisches Gate-Array nach Anspruch 4, wobei die Speicherschicht Magnetvorrichtungen umfasst.
Logisches Gate-Array nach Anspruch 1, wobei die logische Gateschicht ein Magnetic Adaptive Programmable Array ist.
Logisches Gate-Array nach Anspruch 1, wobei die Routingschicht die erste und zweite logische Gateschicht konfiguriert, um die erforderlichen Funktionen auszuführen.
Logisches Gate-Array nach Anspruch 1, wobei das logische Gate-Array ein nichtflüchtiges Gate-Array ist.
Integrierte Schaltung, umfassend eine Zentralprozessorschaltungsschicht, eine Subprozessorschaltungsschicht, eine logische Gate-Array-Schicht und eine Magnetspeicherschicht, die oben auf eine Siliziumtransistorschicht gestapelt sind, wobei all Schichten mittels Durchkontaktierungen elektrisch verbunden sind und die Komponenten in allen Schichten Magnetvorrichtungen sind.
Integrierte Schaltung nach Anspruch 9, wobei die Zentralprozessorschaltungsschicht einen Zentralprozessor umfasst.
Integrierte Schaltung nach Anspruch 9, wobei die Subprozessorschaltungsschicht einen digitalen Signalprozessor (DSP) umfasst.
Integrierte Schaltung nach Anspruch 9, wobei die Magnetspeicherschicht ein statisches Random Access Memory (SRAM), ein dynamisches Random Access Memory (DRAM), Cache-Speicher, Festplatte oder Flash-Speicher umfasst.
Integrierte Schaltung nach Anspruch 9, wobei die logische Gate-Array-Schicht ein Magnetic Adaptive Programmable Array (MAPA) ist.
Integrierte Schaltung nach Anspruch 13, wobei das MAPA eine Videotreiberschaltung und/oder eine Audiotreiberschaltung implementiert.