DE102007017546B4 - Mehrzahl von Multichipmodulen und Verfahren zur Herstellung - Google Patents

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Erwin Huber
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    • H01L2924/19042—Component type being an inductor

Abstract

Mehrzahl von Multichipmodulen, umfassend: – ein erstes Multichipmodul (10, 11, 12, 13, 14, 100a, 100b, 101, 102, 1000, 1001, 1002a, 1002b, 1003, 1004, 1006, 1007, 1008) mit einem integrierten Schaltkreischip, welcher mit ersten als Kleinbereichsmetallkontakte ausgeführten externen Anschlüssen (5a–5p) des ersten Multichipmoduls elektrisch verbunden ist und einem Leistungshalbleiterchip einer ersten Leistungsklasse, welcher mit zweiten externen Anschlüssen (4a–4l) des ersten Multichipmoduls elektrisch verbunden ist; und – ein zweites Multichipmodul (10, 11, 12, 13, 14, 100a, 100b, 101, 102, 1000, 1001, 1002a, 1002b, 1003, 1004, 1006, 1007, 1008) mit einem integrierten Schaltkreischip, welcher mit ersten als Kleinbereichsmetallkontakte ausgeführten externen Anschlüssen (5a–5p) des zweiten Multichipmoduls elektrisch verbunden ist und einem Leistungshalbleiterchip einer von der ersten Leistungsklasse verschiedenen zweiten Leistungsklasse, welcher mit zweiten externen Anschlüssen (4a–4l) des zweiten Multichipmoduls elektrisch verbunden ist, wobei – die Größen und die Layouts der zweiten externen Anschlüsse (4a–4l) des ersten und zweiten Multichipmoduls verschieden sind...

Description

  • HINTERGRUND DER ERFINDUNG
  • Die Erfindung betrifft Multichipmodule und insbesondere eine Schaltkreisvorrichtung, die mehrere Chips mit unterschiedlichen Leistungsanforderungen enthält.
  • Multichipmodule können einen oder mehrere Leistungshalbleiterchips beinhalten und einen oder mehrere Chips, die im Standardleistungsbereich (d. h. Nicht-Leistungsbereich) betrieben werden. In derartigen Multichipmodulen wird der Leistungshalbleiterchip oftmals durch den Standardleistungschip gesteuert oder überwacht, welcher zum Beispiel ein Chip sein kann, der Logikschaltkreise enthält.
  • Wenn derartige Chips mit unterschiedlichen Leistungsanforderungen in das gleiche Modul integriert werden, werden die Chips typischerweise derart angeordnet, dass es leicht ist, die Chips innerhalb des Moduls untereinander zu verbinden, um die interne Leitwegführung oder Leiterplattenentflechtung zu erleichtern.
  • Die Druckschrift DE 40 31 051 A1 offenbart Multichipmodule mit externen Anschlüssen, welche auf einer einzigen Seite oder auf zwei gegenüberliegenden Seiten des jeweiligen Multichipmoduls angeordnet sind.
  • Die Druckschrift US 2005 0161 785 A1 offenbart ein Multichipmodul, welches einen mit ersten externen Anschlüssen verbundenen Treiberchip und einen mit zweiten externen Anschlüssen verbundenen MOSFET (Metal Oxide Semiconductor Field Effect Transistor) umfasst. Die Anschlüsse des MOSFET sind auf der Oberseite des Moduls angeordnet, während die Anschlüsse des Treiberchips auf der Unterseite sowie an den Seitenflächen des Moduls angeordnet sind.
  • Die nachveröffentlichte Druckschrift WO 2007 095 468 A2 offenbart ein Multichipmodul mit einem integrierten Schaltkreischip und einem Leistungstransistor, die jeweils mit externen Anschlüssen des Multichipmoduls verbunden sind.
  • Die Druckschrift DE 10 2006 012 007 A1 offenbart ein Leistungshalbleitermodul mit oberflächenmontierbaren Außenkontakten. Das Modul beinhaltet einen Logikhalbleiterchip und einen Leistungshalbleiterchip.
  • Die Druckschrift DE 102 27 106 A1 offenbart ein Bauelement, welches in der Mitte seiner Oberseite erste Anschlüsse und an den Seiten seiner Oberseite zweite Anschlüsse aufweist. Bei den ersten Anschlüssen handelt es sich um Anschlüsse für die Leitung leistungsschwacher Signale, während die zweiten Anschlüsse für die Leitung leistungsstarker Signale vorgesehen sind.
  • Die Druckschrift US 2006 0024 862 A1 offenbart ein Verfahren zur Herstellung von Multichipmodulen.
  • Die Druckschrift EP 1 676 316 A1 offenbart ein Multichipmodul mit einem Leistungshalbleiterchip und mehreren passiven Bauelementen. Die passiven Bauelemente sind mit externen Anschlüssen auf der Unterseite des Multichipmoduls verbunden.
  • KURZE BESCHREIBUNG DER EINZELNEN ANSICHTEN DER ZEICHNUNGEN
  • Aspekte der Erfindung werden in der folgenden ausführlichen Beschreibung der Ausführungsformen in Verbindung mit den beigefügten Figuren beispielhaft verdeutlicht, in welchen:
  • 1 eine Anschlussfläche eines Multichipmoduls einer unteren Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß einer ersten Ausführungsform zeigt;
  • 2 eine Anschlussfläche eines Multichipmoduls einer mittleren Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß der ersten Ausführungsform zeigt;
  • 3 eine Anschlussfläche eines weiteren Multichipmoduls einer mittleren Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß der ersten Ausführungsform zeigt;
  • 4 eine Anschlussfläche eines Multichipmoduls einer hohen Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß der ersten Ausführungsform zeigt;
  • 5 eine Anschlussfläche eines Multichipmoduls einer unteren Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß einer zweiten Ausführungsform zeigt;
  • 6 eine Anschlussfläche eines Multichipmoduls einer mittleren Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß der zweiten Ausführungsform zeigt;
  • 7 eine Anschlussfläche eines Multichipmoduls einer hohen Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß der zweiten Ausführungsform zeigt;
  • 8 eine Anschlussfläche eines Multichipmoduls einer unteren Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß einer dritten Ausführungsform zeigt;
  • 9 eine Anschlussfläche eines Multichipmoduls einer mittleren Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß der dritten Ausführungsform zeigt;
  • 10 eine Anschlussfläche eines Multichipmoduls einer hohen Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß der dritten Ausführungsform zeigt;
  • 11 eine Anschlussfläche eines weiteren Multichipmoduls einer hohen Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß der dritten Ausführungsform zeigt;
  • 12 ein Schaltbild einer Schaltung zeigt, welche in Multichipmodulen mit Anschlussflächen, wie in den 1 bis 11 gezeigt, implementiert sein kann;
  • 13 eine Anschlussfläche eines Multichipmoduls einer unteren Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß einer vierten Ausführungsform zeigt;
  • 14 eine Anschlussfläche eines Multichipmoduls einer hohen Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß der vierten Ausführungsform zeigt;
  • 15 eine Anschlussfläche eines Multichipmoduls einer unteren Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß einer fünften Ausführungsform zeigt;
  • 16 eine Anschlussfläche eines Multichipmoduls einer hohen Leistungsklasse mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß der fünften Ausführungsform zeigt;
  • 17 einen Grundriss eines Multichipmoduls, das Schaltkreise eines DC/DC-Spannungskonverters mit vier Halbbrücken und zwei integrierten Schaltkreisen zur Steuerung der Leistungshalbleiterchips implementiert, zeigt;
  • 18a ein Teilschaltbild des Schaltkreises nach 17 zeigt;
  • 18b ein weiteres Teilschaltbild des Schaltkreises nach 17 zeigt; und
  • 19 eine Anschlussfläche eines Leistungs-Multichipmoduls mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß einer sechsten Ausführungsform zeigt;
  • 20 eine Anschlussfläche eines Leistungs-Multichipmoduls mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß einer Variante der Ausführungsform nach 19 zeigt;
  • 21 eine Anschlussfläche eines Leistungs-Multichipmoduls mit Leistungsanschlüssen und Steuerungsanschlüssen gemäß einer siebten Ausführungsform nach 19 zeigt; und
  • 22a bis 22e Herstellungsschritte, die zur Verpackung eines Multichipmoduls genutzt werden, zeigen.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die im Folgenden beschriebenen Multichipmodule umfassen zwei oder mehr Chips, von denen einer der Chips ein Leistungshalbleiterchip und der andere Chip ein Chip ist, der unter relativ niedrigeren Leistungsbedingungen betrieben wird. Der Leistungshalbleiterchip kann zum Beispiel ein MOSFET (Metal Oxide Semiconductor Field Effect Transistor), ein JFET (Junction Field Effect Transistor), ein IGBT (Insulated Gate Bipolar Transistor), ein BJT (Bipolar Junction Transistor), ein Thyristor, eine PN-Diode oder eine Schottky-Diode sein. Der Chip, der unter niedrigeren Leistungsbedingungen betrieben wird, ist typischerweise ein Nicht-Leistungs- bzw. Kleinleistungshalbleiterchip. Er kann ein integrierter Schaltkreis sein, der zur Steuerung des/der Leistungshalbleiterchip(s) ausgelegt ist, oder er kann elektrische oder Umgebungsbedingungen (z. B. Temperatur, magnetischer Fluss usw.) am Multichipmodul überwachen. Insbesondere kann der unter niedrigeren Leistungsbedingungen betriebene Chip logische Schaltkreise oder auch softwarebasierte Datenverarbeitungseinrichtungen beinhalten. Module, die derart unterschiedliche Chiptypen kombinieren, können „intelligente” Leistungshalbleiter-Vorrichtungen verkörpern oder Leistungshalbleiter-Vorrichtungen, welche einen Teil oder den vollständigen Steuer- oder Treiberschaltkreis des Leistungshalbleiterchips integrieren, welche andererseits durch den Kunden auf der Applikations-Leiterplatte, auf welchem das Multichipmodul befestigt werden soll, bereitgestellt werden müssten.
  • Um die Terminologie zu vereinfachen, wird im Folgenden der Ausdruck „integrierter Schaltkreis der Standardleistung” für den Chip, der unter niedrigeren Leistungsbedingungen als der/die Leistungshalbleiterchip(s) des Multichipmoduls betrieben wird, verwendet.
  • Ein Leistungshalbleiterchip kann einen Leistungsverbrauch haben, der einen weiten Bereich überspannt und bei ungefähr eifern oder einigen Ampères und ungefähr fünf oder mehreren Volt startet und bis zu einigen Hunderten von Ampères oder einigen Hunderten Volt reicht. Deswegen werden Halbleiterleistungschips unterschiedlichen Leistungsklassen zugeordnet. Im Folgenden werden Halbleiterchips der unteren Leistungsklasse, Halbleiterchips der mittleren Leistungsklasse und Halbleiterchips der hohen Leistungsklasse aufgeführt. Keine spezifischen Begrenzungen bezüglich der Bereiche der mengenmäßigen Leistungsverbräuche sind durch diese Ausdrücke impliziert, welche lediglich beabsichtigen, relative Verhältnisse bezüglich des Leistungsverbrauchs zwischen unterschiedlichen Leistungshalbleiterchips zu charakterisieren.
  • Das Multichipmodul kann verpackt sein, das heißt, es kann ein Vergussmaterial umfassen. Das Vergussmaterial kann zum Beispiel aus einem thermoplastischen Kunststoff oder aus einem Duroplasten, zum Beispiel einem Epoxidharz, hergestellt sein. Typischerweise umschließt es alle Chips des Multichipmoduls. Eine Rückseite einer oder mehrerer Chipträger, auf welchem die Chips befestigt sind, kann entweder durch die Vergussmasse übergossen sein oder kann freiliegend verbleiben. Es ist auch möglich, dass der/die Chipträger oder die Chips (besonders die Leistungshalbleiterchip(s)) mit einer Wärmesenke verbunden sind, welche wenigstens teilweise durch das Vergussmaterial unbedeckt bleibt.
  • Das Multichipmodul umfasst einen Anschlussbereich zur elektrischen Verbindung des Multichipmoduls an eine externe Baugruppe, zum Beispiel eine Leiterplatte oder eine andere Befestigungsplattform, auf welchem das Multichipmodul eingesetzt werden soll. Typischerweise ist der Anschlussbereich auf der Unterseite des Multichipmoduls lokalisiert, das heißt in der Ebene des Multichipmoduls, welche der Leiterplatte zugewandt ist.
  • Ausführungsformen des Multichipmoduls können verschiedene Schaltkreise implementieren, unter ihnen Spannungs-Leistungs-Regler, Leistungssteuerungsschaltkreise, DC/DC-Leistungsaufwärts- oder -abwärtskonverter oder AC/DC-Leistungsaufwärts- oder -abwärtskonverter. So gut wie alle Leistungsschaltkreise, die mit integrierten Schaltkreisen der Standardleistung kombiniert werden, können grundsätzlich eine Ausführungsform in Übereinstimmung mit den hierin umrissenen Prinzipien darstellen.
  • 1 zeigt eine Anschlussfläche eines Multichipmoduls 10. Der Umfang 2 der Anschlussfläche kann durch die Abgrenzung einer Verpackung eines Multichipmoduls 10 definiert sein. Die Verpackung nimmt einen Leistungshalbleiterchip (nicht gezeigt) und einen integrierten Schaltkreis der Standardleistung (nicht gezeigt) des Multichipmoduls 10 auf. Wie aus 1 ersichtlich, weist ein Anschlussbereich 3 der Baugruppe Anschlüsse 4a, 4b und 4c des Leistungshalbleiterchips und Anschlüsse 5a, 5b, 5c, 5d des integrierten Schaltkreises der Standardleistung auf. Diese Anschlüsse 4a, 4b, 4c und 5a, 5b, 5c, 5d sind vorgesehen, um das Multichipmodul 10 mit einer Montageplattform, z. B. eine Leiterplatte, elektrisch zu kontaktieren. Diese Montageplattform wird einen Kontaktbereich mit einem Kontaktmuster zur Verfügung stellen, welches mit der Ausgestaltung des Anschlussbereichs 3 des Multichipmoduls 10 nach 1 übereinstimmt. Das Multichipmodul 10 kann auf der Montageplattform unter Verwendung irgendeiner geeigneten planaren Montagetechnik oberflächenmontiert sein.
  • Die Anschlüsse des integrierten Schaltkreises der Standardleistung 5a, 5b, 5c, 5d sind als Kleinbereichsmetallkontakte ausgeführt, wohingegen die Bereiche der Anschlüsse 4a, 4b, 4c des Leistungshalbleiterchips in ihrer Form größer sind. Im Folgenden werden die Anschlüsse des integrierten Schaltkreises der Standardleistung erste externe Anschlüsse 5a, 5b, 5c, 5d und die Anschlüsse des Leistungshalbleiterchips zweite externe Anschlüsse 4a, 4b, 4c genannt.
  • Wie aus 1 ersichtlich, definieren die ersten externen Anschlüsse 5a, 5b, 5c, 5d einen zusammenhängenden Bereich X. Hierin bedeutet „zusammenhängender Bereich”, dass der Bereich X nur durch die ersten externen Anschlüsse begrenzt ist. In diesem Falle sind wie in 1 keine zweiten externen Anschlüsse 4a, 4b, 4c zwischen irgendeinem von zwei ersten externen Anschlüssen 5a, 5b, 5c, 5d angeordnet und spalten den zusammenhängenden Bereich der ersten externen Anschlüsse in zwei oder mehrere Teile auf. Genauer gesagt sind die ersten externen Anschlüsse 5a, 5b, 5c, 5d in 1 an einer Seite des Multichipmoduls 10 linear angeordnet und die zweiten externen Anschlüsse 4a, 4b, 4c sind linear entlang der entgegengesetzten Seite des Multichipmoduls 10 angeordnet. Ein zusammenhängender Bereich, in welchem die ersten externen Anschlüsse 5a, 5b, 5c, 5d lokalisiert sind, ist von einem zusammenhängenden Bereich, in welchem die zweiten externen Anschlüsse 4a, 4b, 4c lokalisiert sind, durch eine imaginäre gerade Linie separiert.
  • In den folgenden Zeichnungen bezeichnen dieselben Bezugszeichen die gleichen Bestandteile. 2 zeigt das Layout eines Anschlussbereichs 3 eines Multichipmoduls 100a, welches für den Betrieb der mittleren Leistungsklasse ausgelegt ist. Das Modul 100a kann nahezu den gleichen Schaltkreis als das Multichipmodul 10 umfassen, mit der Ausnahme, dass ein Leistungshalbleiterchip, der für den Betrieb in einem höheren Leistungsbereich konfiguriert ist, verwendet wird. Demzufolge sind die Bereiche der zweiten externen Anschlüsse 4a, 4b, 4c in der Fläche größer als in 1. Dies wird durch Vergrößern der Dimension der zweiten externen Anschlüsse 4a, 4b, 4c in einer Richtung senkrecht zur linearen Orientierung der ersten externen Anschlüsse 5a, 5b, 5c, 5d erreicht. Während die ersten externen Anschlüsse 5a, 5b, 5c, 5d angeordnet werden, um einen zusammenhängenden Bereich X zu definieren, der von dem Bereich separiert ist, in welchem die zweiten externen Anschlüsse 4a, 4b, 4c angelegt sind, gerät das „Wachstum” der zweiten externen Anschlüsse 4a, 4b, 4c mit dem Layout der ersten externen Anschlüsse 5a, 5b, 5c, 5d nicht in Konflikt. Mit anderen Worten bleibt das Layout der ersten externen Anschlüsse 5a, 5b, 5c, 5d unverändert.
  • 3 zeigt ein weiteres Design eines Anschlussbereichs eines Multichipmoduls 100b. Das Multichipmodul 100b gehört zur gleichen mittleren Leistungsklasse wie das in 2 dargestellte Multichipmodul 100a, das heißt es kann mit exakt dem gleichen Schaltkreis und Komponenten wie das Multichipmodul 100a implementiert sein. Die benötigte Vergrößerung der Kontaktflächen der zweiten externen Anschlüsse 4a, 4b, 4c wird in 3 durch Vergrößerung der Dimension des Umfanges 2 des Multichipmoduls 100b in einer Dimension parallel zu der linearen Orientierung der ersten externen Anschlüsse 5a, 5b, 5c, 5d erreicht. Ein zusammenhängender Bereich X, welcher durch die Positionen der ersten externen Anschlüsse 5a, 5b, 5c, 5d definiert ist, ist von einem zusammenhängenden Bereich separiert, in welchem die zweiten externen Anschlüsse 4a, 4b, 4c durch eine imaginäre U-förmige Linie lokalisiert sind. Wieder kann das Layout der ersten externen Anschlüsse 5a, 5b, 5c, 5d unverändert bleiben.
  • 4 veranschaulicht ein mögliches Layout der ersten externen Anschlüsse 5a, 5b, 5c, 5d und der zweiten externen Anschlüsse 4a, 4b, 4c für den Fall eines einer hohen Leistungsklasse zugehörigen Multichipmoduls 1000. Wie zuvor im Hinblick auf Multichipmodule mittlerer Leistungsklasse 100a, 100b erwähnt, können Multichipmodule 1000 der hohen Leistungsklasse die selbe Funktionalität wie Multichipmodule 10, 100a, 100b haben – jedoch zu höheren Betriebsleistungen hochskaliert. Demzufolge hat das Multichipmodul 1000 eine noch größere Größe als die Multichipmodule 100a, 100b, weil die Größe der zweiten externen Anschlüsse 4a, 4b, 4c mit der Leistungsanforderung skaliert. Der Umfang 2 des Multichipmoduls 1000 wird hier in einer Richtung parallel zur Reihe der ersten externen Anschlüsse 5a, 5b, 5c, 5d und in einer Richtung senkrecht zur Reihe der ersten externen Anschlüsse 5a, 5b, 5c, 5d vergrößert. Eine imaginäre U-förmige Linie separiert die ersten und zweiten externen Anschlüsse über den Anschlussbereich 3. Was Multichipmodule 100a, 100b mittlerer Leistungsklasse betrifft, bleibt das Layout der ersten externen Anschlüsse 5a, 5b, 5c, 5d das gleiche.
  • In Folge dieses Layout-Konzepts gibt es für einen Benutzer (z. B. einen Kunden eines Modulherstellers) keinen Bedarf, das Layout der Kontaktmittel, die den ersten externen Anschlüssen 5a, 5b, 5c, 5d auf einer Montageplattform, z. B. einer Applikationsleiterplatte, zugeordnet sind, umzugestalten, sobald man von einer Applikation einer niedrigen Leistungsklasse zu einer Applikation einer mittleren Leistungsklasse oder einer Applikation einer hohen Leistungsklasse fortschreitet. Einzig das Layout der Kontaktmittel, die mit den zweiten externen Anschlüssen 4a, 4b, 4c verbunden werden, muss an das Layout der zweiten externen Anschlüsse 4a, 4b, 4c adaptiert werden. Dies erleichtert das Schaltkreislayout auf der Montageplattform und ermöglicht dem Benutzer, Leiterplatten mit einer höheren Praktikabilität für Applikationen, die verschiedene Leistungsanforderungen involvieren, zu entwerfen.
  • Es muss beachtet werden, dass das Multichipmodul 1000 hoher Leistungsklasse auch im Einklang mit den durch das Multichipmodul 100a veranschaulichten Entwurfsregeln, welches nur ein „Wachstum” in einer Dimension zeigt, entworfen werden kann. Die Seite des Multichipmoduls 1000, die an die Reihe der ersten externen Anschlüsse 5a, 5b, 5c, 5d angrenzt, verbleibt in diesem Fall frei von den zweiten externen Anschlüssen 4a, 4b, 4c.
  • Die 5, 6 und 7 zeigen eine zweite Ausführungsform, in welcher der durch erste externe Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h definierte zusammenhängende Bereich X sich wenigstens teilweise entlang zweier Seiten des Anschlussbereichs 3 des Multichipmoduls erstreckt. Im in 5 dargestellten Multichipmodul 11 sind beide Seiten des Multichipmoduls 11, an welchem erste externe Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h lokalisiert sind, frei von zweiten externen Anschlüssen 4a, 4b, 4c. Beim Fortschreiten zu höheren Leistungsklassen verbleibt das Layout der ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h im Multichipmodul 101 der mittleren Leistungsklasse (6) und im Multichipmodul 1001 der hohen Leistungsklasse unverändert. Bezüglich des Multichipmoduls 101 der mittleren Leistungsklasse nimmt die Gröle des Moduls nur in einer Dimension zu, nämlich der Dimension parallel zu der Spalte der ersten externen Anschlüsse 5e, 5f, 5g, 5h. Für das Multichipmodul 1001 der hohen Leistungsklasse betrifft die Zunahme der Größe zwei Dimensionen, nämlich die Dimension parallel zur ersten externen Anschluss-Spalte 5e, 5f, 5g, 5h und die Dimension parallel zur ersten externen Anschlussreihe 5a, 5b, 5c, 5d. Es muss beachtet werden, dass die Seiten gegenüber den Seiten, an welchen die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h lokalisiert sind, frei von ersten externen Anschlüssen sind. Weiterhin sind die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h wieder angeordnet, um einen zusammenhängenden Bereich X zu begrenzen, welcher durch zweite externe Anschlüsse 4a, 4b, 4c nicht unterbrochen oder durchkreuzt ist. Eine imaginäre L-förmige Linie trennt den zusammenhängenden Bereich, wo die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h lokalisiert sind, von dem Bereich, wo die zweiten externen Anschlüsse 4a, 4b, 4c lokalisiert sind.
  • Die 8, 9, 10 und 11 zeigen ein mögliches Layout der ersten und der zweiten externen Anschlüsse der Multichipmodule 12, 102, 1002a, 1002b von unterschiedlichen Leistungsklassen gemäß einer dritten Ausführungsform. In der dritten Ausführungsform werden erste externe Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l angeordnet, um einen zusammenhängenden Bereich X von U-förmiger Gestalt zu definieren bzw. zu begrenzen. In den 8, 9 und 10 werden die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l in einer Reihe und zwei angrenzenden Spalten an drei Seiten des rechteckigen Umfanges 2 des Multichipmoduls 12, 102, 1002a angeordnet. Wie es in den 9 und 10 offensichtlich ist, können das Multichipmodul 102 der mittleren Leistungsklasse und das Multichipmodul 1002a der hohen Leistungsklasse in einer Dimension parallel zu den Spalten der ersten externen Anschlüsse 5e, 5f, 5g, 5h und 5i, 5j, 5k, 5l, die an gegenüberliegenden Seiten der Multichipmodule 102, 1002a angeordnet sind, ausgedehnt werden. Eine weitere Möglichkeit ist in 11 dargestellt. Das Multichipmodul 1002b der hohen Leistungsklasse ist hier in der Richtung parallel zu der Reihe der ersten externen Anschlüsse 5a, 5b, 5c, 5d erweitert. Dies wird durch Verdrängen der zweiten externen Anschlüsse 4a und 4c auf die lateral äußeren Seiten der Spalten der ersten externen Anschlüsse 5e, 5f, 5g, 5h und 5i, 5j, 5k, 51 erreicht. Es muss beachtet werden, dass die Seite gegenüber der Reihe der ersten externen Anschlüsse 5a, 5b, 5c, 5d in allen bislang beschriebenen Ausführungsformen frei von ersten externen Anschlüssen ist.
  • 12 veranschaulicht ein mögliches Schaltschema welches in jedem der Multichipmodule, die in den 1 bis 11 gezeigt sind, implementiert sein kann. Die Schaltung ist eine Halbbrücke eines DC/DC-Spannungsaufwärtskonverters, der eine Eingangsspannung VDD-VSS zu einer Ausgangsspannung VOUT-VSS konvertiert. Das Schaltkreisschema umfasst zwei Leistungs-MOSFETs T10 und T11, welche in Serie geschaltet sind. Der erste MOSFET T10 ist auf dem zweiten externen Anschluss 4a (VSS) befestigt, welcher die Source S des MOSFET T10 kontaktiert. Der Drain des MOSFET T10 ist mit dem zweiten Anschluss 4b (VDD) zusammengeschaltet (z. B. durch Drahtbonden), welcher gleichzeitig als eine Chipstützfläche für den zweiten MOSFET T11 dient und seine Source S kontaktiert. Der zweite externe Anschluss 4c wird für VOUT benutzt und ist mit dem Drain D des zweiten MOSFET T11 zusammengeschaltet.
  • Die ersten externen Anschlüsse 5a, 5b, ... können für verschiedene Zwecke, die auf dem Design der Schaltung beruhen, verwendet werden. Als Beispiel kann der erste externe Anschluss 5a mit dem Gate G des ersten MOSFET T10 verbunden sein und der erste externe Anschluss 5b kann mit dem Gate G des zweiten MOSFET T11 verbunden sein. Andere Auswahlen sind möglich. Das Multichipmodul (1–11) kann zum Beispiel eine Logikschaltung (d. h. einen oder mehrere integrierte Schaltkreise), welche zur Steuerung der Gates G der MOSFETS T10, T11 verwendet wird, umfassen. Die ersten externen Anschlüsse 5a, 5b ... können in diesem Fall mit VSS, VDD, Enable, Read/Wirte, ... und anderen Eingangssignalen, die zum Betrieb der integrierten Schaltkreise verwendet werden, verbunden sein.
  • Die 13 und 14 zeigen eine vierte Ausführungsform in welcher die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l in einer zweidimensionalen Anordnung, die einen zusammenhängenden Bereich X definiert bzw. begrenzt, angeordnet sind. Ein Teil der ersten externen Anschlüsse, nämlich die Anschlüsse 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l, sind deswegen nicht direkt entlang einer Seite oder des Umfanges 2 der Multichipmodule 13, 1003 angeordnet. Das Multichipmodul 13 der 13 kann ein Multichipmodul einer niedrigen Leistungsklasse sein und das Multichipmodul 1003 der 14 kann ein Multichipmodul einer hohen Leistungsklasse sein. Weiterhin werden als Beispiel in der vierten Ausführungsform zwölf zweite externe Anschlüsse 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k, 4l bereitgestellt. Demnach sind typischerweise eine Vielzahl von Leistungshalbleiterchips in Multichipmodulen 13, 1003 beinhaltet. Es sei angemerkt, dass die ersten, zweiten und dritten Ausführungsformen auch nicht auf drei zweite externe Anschlüsse 4a, 4b, 4c limitiert sind, sondern sie können ebenso eine größere Anzahl von zweiten externen Anschlüssen und Leistungshalbleiterchips beinhalten.
  • In der vierten Ausführungsform (13 und 14) sind die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l angeordnet, um einen begrenzten, zusammenhängenden Bereich X zu definieren, der von den zweiten externen Anschlüssen 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k, 4l durch eine imaginäre, U-förmige Linie getrennt ist. Wie in 14 gezeigt, beeinträchtigt die Größenausdehnung der zweiten externen Anschlüsse 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k, 4l daher das Layout der ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l, welche durch alle Leistungsklassen hindurch unverändert bleiben, nicht.
  • Die 15 und 16 zeigen ein Multichipmodul 14 einer niedrigen Leistungsklasse und ein Multichipmodul 1004 einer hohen Leistungsklasse gemäß einer fünften Ausführungsform. Die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l sind hier wieder in einer zweidimensionalen Anordnung, z. B. einer 4×3 Matrix, angeordnet. Alle Seiten der Anordnung sind von den Umfängen 2 der Multichipmodule 14, 1004 entfernt liegend. Im Besonderen kann die Anordnung der ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l, wie in den 15 und 16 beispielhaft gezeigt, in der Mitte des Anschlussbereichs 3 der Multichipmodule 14, 1004 untergebracht sein. Die zweiten externen Anschlüsse 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k, 4l können ringsum den Zentralbereich der ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l, die den zusammenhängenden Bereich X festlegen, angeordnet sein.
  • Das Chipmodul 1004 der hohen Leistungsklasse ist relativ zum Multichipmodul 14 der niedrigen Leistungsklasse in beiden Dimensionen expandiert, wobei das Muster der zweiten externen Anschlüsse 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k, 4l umgestaltet ist. Es wird angemerkt, dass es beim Fortschreiten zu Modulen einer höheren Leistungsklasse weder eine Notwendigkeit der Umgestaltung des Musters der zweiten externen Anschlüsse 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k, 4l noch eine Notwendigkeit zur Erweiterung des Multichipmoduls 1004 in beide Dimensionen gibt. Wieder sind die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l nicht zwischen den zweiten externen Anschlüssen 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k, 4l verteilt, sondern definieren bzw. begrenzen einen begrenzten und zusammenhängenden Bereich X, der es erlaubt, das Layout der ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l bei einer Leistungsskalierung beizubehalten. Der zusammenhängende Bereich X der ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l ist von den umgebenden zweiten externen Anschlüssen 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k, 4l durch eine imaginäre, rechteckige (allgemeiner: polygonale), geschlossene Linie separiert.
  • In allen Ausführungsformen können die zweiten Anschlüsse für Leistungshalbleiterchips als Chipträger oder als Chipstützfläche, auf welchem ein Leistungshalbleiterchip befestigt ist, dienen. Da ebenso die Größe des Leistungshalbleiterchips mit der Leistungsklasse des Chips skaliert, gelten dieselben Betrachtungen, wie für die zweiten externen Anschlüsse erläutert, für die Chipstützflächen oder die Chipträger für Leistungshalbleiterchips.
  • Da viele Halbleiterleistungschips vertikale Vorrichtungen sind (d. h. der Laststrom fließt von einer Seite des Chips zur anderen Seite), dient die Chipstützfläche, auf welcher der Leistungshalbleiterchip befestigt ist, in den meisten Fällen auch als ein externer elektrischer Kontakt, das heißt er erscheint als ein zweiter externer Anschluss auf der Anschlussfläche des Moduls. Dennoch muss dies nicht notwendigerweise der Fall sein. Es ist auch möglich, dass eine Chipstützfläche eines Leistungshalbleiterchips nicht als ein zweiter externer Anschluss zur Bereitstellung einer elektrischen Verbindung mit der Anwendungsleiterplatte verwendet wird.
  • 17 ist eine Draufsicht einer Ausführungsform eines Multichipmoduls 15 mit optimierter Anschlussfläche vor der Verpackung. Die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i werden in einer zweidimensionalen 3 × 3 Anordnung im zentralen Teil des Moduls 15 angeordnet. Die zweiten externen Anschlüsse sind mit den Bezugszeichen 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j bezeichnet. Das Multichipmodul 15 implementiert zwei Halbbrücken eines DC/DC-Spannungsabwärtskonverters mit einer Eingangsspannung von 12 V und zwei Halbbrücken eines DC/DC-Spannungskonverters mit einer Eingangsspannung von 9 V. 18a zeigt ein Schaltbild der zwei Halbbrücken des 12 V DC/DC-Spannungskonverters und 18b zeigt ein Schaltbild des 9 V DC/DC-Spannungskonverters.
  • Zuerst wird der 12 V DC/DC-Spannungskonverter beschrieben. Er umfasst eine erste Halbbrücke mit einem ersten Leistungsschalter T1 und einem zweiten Leistungsschalter T2 sowie eine zweite Halbbrücke mit einem dritten Leistungsschalter T3 und einem vierten Leistungsschalter T4. Alle Leistungsschalter T1, T2, T3, T4 sind typischerweise als n-Kanal-MOSFETs implementiert. In der Technik werden die Leistungsschalter T1, T3 „Low-sider” und die Leistungsschalter T2, T4 „High-sider” genannt. Im Multichipmodul 15 werden die Low-sider T1, T3 auf jeweils zweiten externen Anschlüssen 4b, 4h befestigt und die High-sider T2, T4 werden gemeinsam auf dem zweiten externen Anschluss 4j befestigt.
  • Genauer wird Masse (z. B. 0 V) an die zweiten externen Anschlüssen 4a, 4i angelegt. Der Banddraht 50 verbindet den zweiten externen Anschluss 4a mit der Source S des Leistungsschalters T1. Der Drain des Leistungsschalters T1 steht in elektrischem Kontakt mit dem zweiten externen Anschluss 4b. Der Bonddraht 51 verbindet den Drain des Leistungsschalters T1 mit der Source S des Leistungsschalters T2. Der Drain des Leistungsschalters T2 ist elektrisch mit dem zweiten externen Anschluss 4j verbunden, der den 12 V Eingang des DC/DC-Spannungskonverters bildet.
  • Die zweite Halbbrücke ist analog gestaltet. Der Bonddraht 52 verbindet den auf Massepotential O V liegenden zweiten externen Anschluss 4i mit der Source S des Leistungsschalters T3. Der Drain D des Leistungsschalters T3 ist elektrisch mit dem zweiten externen Anschluss 4h verbunden. Der zweite externe Anschluss 4h ist mit der Source S des Leistungsschalters T4 über den Bonddraht 53 verbunden. Der Drain des Leistungsschalters 4 ist mit dem zweiten externen Anschluss 4j verbunden.
  • Eine gestrichelte Linie schließt einen Teil 54 der Schaltung des DC/DC-Spannungskonverters ein, welcher außerhalb des Multichipmoduls 15 auf der Anwendungsleiterplatte (nicht gezeigt) implementiert ist. Die Schaltung kann einen Kondensator 55, der parallel mit einer DC-Spannung von z. B. 3 V geschaltet ist, und eine Spule 56, die zwischen die 3 V Ausgangsspannung und den zweiten externen Anschluss 4h geschaltet ist, umfassen. Eine Schaltung ähnlich der externen Schaltung 54 ist mit den zweiten externen Anschlüssen 4a, 4b gekoppelt, um die die erste Halbbrücke umfassenden Leistungsschalter T1, T2 zu versorgen. Diese externe Schaltung ist in 18a aus Gründen der Einfachheit nicht dargestellt.
  • Der 9 V DC/DC-Spannungskonverter, der in der rechten Hälfte des Multichipmoduls 15 eingesetzt ist, ist analog zum oben erläuterten 12 V DC/DC-Spannungskonverter entworfen. Kurz gesagt ist der Low-sider Leistungsschalter T5 auf dem zweiten externen Anschluss 4c befestigt und der Low-sider Leistungsschalter T7 ist auf dem zweiten externen Anschluss 4g befestigt. Die High-sider Leistungsschalter T6 und T7 sind gemeinsam auf dem zweiten externen Anschluss 4e befestigt. Da das Schaltkreisdesign des 9 V DC/DC-Spannungskonverters analog zum Schaltkreisdesign des 12 V DC/DC-Spannungskonverters ist, wird eine detaillierte Beschreibung zur Vermeidung einer Wiederholung unterlassen. Es sei angemerkt, dass die zweiten externen Anschlüsse 4d, 4c der ersten Halbbrücke und die zweiten externen Anschlüsse 4f, 4g der zweiten Halbbrücke mit einem externen Schaltkreis ähnlich dem Schaltkreis 54, welcher extern auf der Anwendungsleiterplatte eingesetzt wird (nicht gezeigt), gekoppelt sind.
  • Die Halbbrücken T1, T2 und T3, T4 des 12 V DC/DC-Spannungskonverters werden durch einen integrierten Schaltkreis IC1 der Standardleistung gesteuert. Die Halbbrücken T5, T6 und T7, T8 des 9 V DC/DC-Spannungskonverters werden durch einen integrierten Schaltkreis IC2 der Standardleistung gesteuert. Der integrierte Schaltkreis IC1 der Standardleistung ist auf einer Chipstützfläche 6 befestigt und der integrierte Schaltkreis IC2 der Standardleistung ist auf einer Chipstützfläche 7 befestigt. Es wird angemerkt, dass die Chipstützflächen 6 und 7 erste externe Anschlüsse zur elektrischen Verbindung mit der Anwendungsleiterplatte darstellen können oder auch nicht. Da in jedem Fall die integrierten Schaltkreise IC1 und IC2 der Standardleistung nicht mit den Leistungsanforderungen (d. h. den Leistungsklassen) des Multichipmoduls 15 skalieren, können sie eine feste Größe haben. Die integrierten Schaltkreise IC1 und IC2 sind zur Steuerung der Gates G der Leistungsschalter T1 bis T8 konfiguriert und können optional PWM-Funktionalität (Pulsweitenmodulation) beinhalten.
  • Wie aus dem oben erwähnten ersichtlich, entspricht die Anschlussfläche des in 17 gezeigten Multichipmoduls 15 grundsätzlich der Anschlussfläche der Multichipmodule 14, 1004 der in den 15 und 16 gezeigten fünften Ausführungsform. Demnach ist ein durch die 3 × 3 Anordnung der ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i und, sofern verwendbar, die IC Chipstützflächen 6, 7, definierter zentraler Bereich der Anschlussfläche gegenüber Leistungsskalierung invariant. Wie vorher erwähnt ist dies von Vorteil für den Benutzer, der mit dem Design der Applikations-Leiterplatte beschäftigt ist.
  • Es muss angemerkt werden, dass die elektrischen Verbindungen 50, 51, 52, 53 des 12 V DC/DC-Spannungskonverters und die entsprechenden Verbindungen des 9 V DC/DC-Spannungskonverters im rechten Teil von 17 nicht durch Drahtbonden ausgeführt sein müssen, sondern sie können jede andere Verbindungstechnik ausnutzen, wie zum Beispiel Clip-Bonding oder Ribbon-Bonding.
  • In den Ausführungsformen, die in den 1 bis 16 gezeigt sind, sind die Chipstützflächen zur Befestigung der integrierten Schaltkreise (der Standardleistung) weggelassen. Derartige Chipstützflächen müssen auf der Unterseite (Anschlussfläche) des Multichipmoduls nicht sichtbar sein und können generell an beliebigen Positionen innerhalb des Multichipmoduls lokalisiert sein. Sie werden in vielen Fällen innerhalb des begrenzten Bereiches angeordnet sein, in welchem die ersten externen Anschlüsse lokalisiert sind.
  • 19 zeigt eine Anschlussfläche einer weiteren Ausführungsform eines Multichipmoduls 1006, Die zweiten externen Anschlüsse 4a, 4b, 4c sind entlang einer einzigen Seite des Multichipmoduls 1006 angeordnet. Wieder können die zweiten Anschlüsse 4a, 4b, 4c Halbleiter-Leistungschip-Stützflächen oder Kontaktierungsflächen, die für die Kontaktierungs-Verbindungselemente (z. B. Drahtkontaktierungsflächen) verwendet werden, sein.
  • Die Stützfläche 6 ist eine Halbleiterstützfläche für einen oder mehrere integrierte Chips (der Standardleistung). Die Stützfläche 6 ist in der Nähe und entlang der gegenüberliegenden Seite des Umfanges 2 des Multichipmoduls 1006 angeordnet. Die Stützfläche 6 kann einen ersten externen Anschluss zur Kopplung der darauf angeordneten integrierten Schaltkreise der Standardleistung mit einer Applikations-Leiterplatte bilden oder auch nicht. Weiter sind die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l, 5m, 5n, 5o, 5p in dem Zwischenraum zwischen dem Umfang 2 des Multichipmoduls 1006 und der Stützfläche 6 des integrierten Schaltkreises der Standardleistung angeordnet. Da die Stützfläche 6 des integrierten Schaltkreises der Standardleistung und die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l, 5m, 5n, 5o, 5p beide in einem Bereich liegen, welcher von einem Bereich getrennt ist, in welchem die zweiten externen Anschlüsse 4a, 4b, 4c untergebracht sind, erlaubt das Multichipmodul 1006 eine Leistungsskalierbarkeit ohne das Erfordernis, die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l, 5m, 5n, 5o, 5p umzuordnen. Die Position dieser Anschlüsse definiert bzw. begrenzt einen zusammenhängenden Bereich X, in welchem keine zweiten Anschlüsse 4a, 4b, 4c untergebracht sind.
  • 20 zeigt ein Multichipmodul 1007, welches sich von dem in 19 gezeigten Multichipmodul 1006 dadurch unterscheidet, dass die Stützfläche 6 des integrierten Schaltkreises der Standardleistung in drei Stützflächen 6a, 6b, 6c der integrierten Schaltkreise der Standardleistung zur Befestigung drei oder mehrerer integrierter Schaltkreise der Standardleistung aufgebrochen ist. Die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l, 5m, 5n, 5o, 5p definieren bzw. begrenzen wieder einen gegenüberliegend und getrennt von den zweiten externen Anschlüssen 4a, 4b, 4c begrenzten und zusammenhängenden Bereich X.
  • 21 zeigt ein weiteres Multichipmodul 1008. Die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l sind hier die Halbleiterstützfläche 6 in einer geschlossenen Linie oder kreisähnlichen Art umgebend angeordnet. Die Stützfläche 6 ist eine Halbleiterstützfläche für einen oder mehrere integrierte Chips (der Standardleistung). Die Stützfläche 6 kann in der Mitte des Multichipmoduls 1008 angeordnet sein. Die Stützfläche 6 kann einen ersten externen Anschluss für die Kopplung des darauf angeordneten integrierten Schaltkreises der Standardleistung mit einer Applikations-Leiterplatte bilden oder auch nicht. Die zweiten externen Anschlüsse 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k, 4l können ringsum den Kreis oder die O-förmige Linie der ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l angeordnet sein, um einen zusammenhängenden Bereich X zu definieren bzw. zu begrenzen, in welchem kein zweiter Anschluss 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k, 4l untergebracht ist.
  • Da die Stützfläche 6 des integrierten Schaltkreises der Standardleistung und die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l beide in dem Bereich X angeordnet sind, welcher von einem Bereich getrennt ist, in welchem die zweiten externen Anschlüsse 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j, 4k, 4l untergebracht sind, erlaubt das Multichipmodul 1008 eine Leistungsskalierbarkeit ohne das Erfordernis, die ersten externen Anschlüsse 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h, 5i, 5j, 5k, 5l und die Halbleiterstützfläche 6 umzuordnen.
  • Zusammenfassend gewährleisten alle Ausführungsformen der oben beschriebenen Multichipmodule ein Standardanschließen der Multichipmodule hinsichtlich der ersten externen Anschlüsse, die mit dem/den integrierten Schaltkreis(en) der Standardleistung verbunden sind. Dieses Standardanschließen braucht durch alle Leistungsklassen oder Größen der Multichipmodule nicht geändert zu werden.
  • Die ersten externen Anschlüsse, die zweiten externen Anschlüsse (wenn anwendbar auch verwendet als Halbleiterstützflächen von Leistungshalbleiterchips) und die Stützflächen von integrierten Schaltkreisen der Standardleistung können Teil eines Leiterrahmens (leadframes) sein, der durch Stanzen, Ätzen oder andere bekannte Techniken strukturiert wird.
  • Eine weitere Technik zur Herstellung der ersten und zweiten externen Anschlüsse und Chipträger ist die sogenannte TSLP-Technik (Thin Small Leadless Package Technik), die in den 22a bis 22e dargestellt ist. Diese Technik erlaubt, ein Multichip-Package mit flexibler Konfiguration der Anschlussfläche und effizienter Wärmeübertragungsleistung herzustellen. Ausgangspunkt des Fertigungsprozesses ist ein aus einem ersten Metall (z. B. Kupfer) gefertigter Metallträger 500, auf welchem Kontakte 501 aus einem anderen Metall (z. B. Nickel) angeordnet sind. Wenn die Drahtbond-Technologie verwendet wird, wird in einem ersten Schritt des Fertigungsprozesses ein Chip 502 (Leistungshalbleiterchip oder integrierter Schaltkreis der Standardleistung) auf einen der großen Kontakte 501 auf dem Metallträger 500 aufgebracht, vgl. 22a. Der Chip 502 und alle anderen zu befestigenden Chips werden dann mit den individuellen Kontakten 501 Drahtkontaktkontaktiert, vgl. 22b. Für die Flip-Chip Verbindungstechnologie (vgl. 22c) werden alternativ Metallkugeln (z. B. AuSn) und/oder Säulen (z. B. Cu) auf dem Chip 502 angebracht. Dann wird der Chip umgedreht auf dem Metallträger 500 platziert und die Kontaktkugeln 503 werden mit den Kontakten 501 verlötet.
  • Nach 22d wird die Anordnung unter Verwendung einer Vergussmasse 504 vergossen. Nach dem Vergussprozess wird das Kupfer des Trägers 500 geätzt. Die Kontakte 501 werden nicht geätzt, weil sie aus ätzresistentem Material, z. B. Ni, bestehen. Die blanken Kontakte 501 können dann mit einer dünnen Metallschicht 505, die z. B. aus Au gemacht wird, elektroplattiert werden.
  • Die TSLP-Technologie ermöglicht es, inselartige Chipstützflächen oder Anschluss-Stützflächen zu erzeugen, die z. B. für die zweidimensionalen Anordnungen der ersten externen Anschlüsse, die in den 13, 14, 15, 16 und 17 dargestellt sind, benötigt werden. Die TSLP-Technologie ist auf alle oben veranschaulichten Ausführungsformen anwendbar.

Claims (26)

  1. Mehrzahl von Multichipmodulen, umfassend: – ein erstes Multichipmodul (10, 11, 12, 13, 14, 100a, 100b, 101, 102, 1000, 1001, 1002a, 1002b, 1003, 1004, 1006, 1007, 1008) mit einem integrierten Schaltkreischip, welcher mit ersten als Kleinbereichsmetallkontakte ausgeführten externen Anschlüssen (5a–5p) des ersten Multichipmoduls elektrisch verbunden ist und einem Leistungshalbleiterchip einer ersten Leistungsklasse, welcher mit zweiten externen Anschlüssen (4a–4l) des ersten Multichipmoduls elektrisch verbunden ist; und – ein zweites Multichipmodul (10, 11, 12, 13, 14, 100a, 100b, 101, 102, 1000, 1001, 1002a, 1002b, 1003, 1004, 1006, 1007, 1008) mit einem integrierten Schaltkreischip, welcher mit ersten als Kleinbereichsmetallkontakte ausgeführten externen Anschlüssen (5a–5p) des zweiten Multichipmoduls elektrisch verbunden ist und einem Leistungshalbleiterchip einer von der ersten Leistungsklasse verschiedenen zweiten Leistungsklasse, welcher mit zweiten externen Anschlüssen (4a–4l) des zweiten Multichipmoduls elektrisch verbunden ist, wobei – die Größen und die Layouts der zweiten externen Anschlüsse (4a–4l) des ersten und zweiten Multichipmoduls verschieden sind und von der Leistungsklasse des jeweiligen Leistungshalbleiterchips abhängen; – in dem ersten und zweiten Multichipmodul ein identisches Schaltschema implementiert ist; und – die ersten externen Anschlüsse (5a–5p) des ersten Multichipmoduls und die ersten externen Anschlüsse (5a–5p) des zweiten Multichipmoduls jeweils in einem zusammenhängenden Bereich eines Anschlussbereichs des jeweiligen Multichipmoduls angeordnet sind, wobei der zusammenhängende Bereich des ersten Multichipmoduls und der zusammenhängende Bereich des zweiten Multichipmoduls identisch ausgebildet sind.
  2. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei die integrierten Schaltkreischips Nicht-Leistungschips sind.
  3. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei der zusammenhängende Bereich (X) jeweils durch eine lineare Anordnung oder eine Vielzahl voneinander angrenzenden linearen Anordnungen von ersten externen Anschlüssen (5a–5d) definiert ist.
  4. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei der zusammenhängende Bereich (X) jeweils durch eine zweidimensionale Anordnung von ersten externen Anschlüssen (5a–5h) definiert ist.
  5. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei der zusammenhängende Bereich (X) sich jeweils wenigstens teilweise entlang einer einzigen Seite des jeweiligen Anschlussbereichs (3) erstreckt.
  6. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei der zusammenhängende Bereich (X) sich jeweils wenigstens teilweise entlang zwei aneinander angrenzenden Seiten des jeweiligen Anschlussbereichs (3) erstreckt.
  7. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei der zusammenhängende Bereich (X) sich jeweils wenigstens teilweise entlang drei aneinander angrenzenden Seiten des jeweiligen Anschlussbereichs (3) erstreckt.
  8. Mehrzahl von Multichipmodulen gemäß Anspruch 7, wobei der zusammenhängende Bereich (X) sich jeweils entlang einer ersten Seite des jeweiligen Anschlussbereichs (3) und teilweise entlang einer zweiten Seite und einer dritten Seite des jeweiligen Anschlussbereichs (3) erstreckt.
  9. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei wenigstens eine Seite des jeweiligen Anschlussbereichs, entlang welcher sich zweite externe Anschlüsse (4a–4l) erstrecken, frei von ersten externen Anschlüssen (5a–5p) ist.
  10. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei alle zweiten externen Anschlüsse (4a–4l) des jeweiligen Multichipmoduls (10, 11, 12, 13, 14, 100a, 100b, 101, 102, 1000, 1001, 1002a, 1002b, 1003, 1004, 1006, 1007, 1008) in einem weiteren zusammenhängenden Bereich des jeweiligen Anschlussbereichs (3) angeordnet sind.
  11. Mehrzahl von Multichipmodulen gemäß Anspruch 10, wobei der zusammenhängende Bereich (X) und der weitere zusammenhängende Bereich jeweils über dem jeweiligen Anschlussbereich (3) durch eine gerade Linie getrennt sind.
  12. Mehrzahl von Multichipmodulen gemäß Anspruch 10, wobei der zusammenhängende Bereich (X) und der weitere zusammenhängende Bereich jeweils über dem jeweiligen Anschlussbereich (3) durch eine L-förmige Linie getrennt sind.
  13. Mehrzahl von Multichipmodulen gemäß Anspruch 10, wobei der zusammenhängende Bereich (X) und der weitere zusammenhängende Bereich jeweils über dem jeweiligen Anschlussbereich (3) durch eine U-förmige Linie getrennt sind.
  14. Mehrzahl von Multichipmodulen gemäß Anspruch 10, wobei der zusammenhängende Bereich (X) und der weitere zusammenhängende Bereich jeweils über dem jeweiligen Anschlussbereich (3) durch eine O-förmige Linie oder geschlossene polygonale Linie getrennt sind.
  15. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei der zusammenhängende Bereich (X) jeweils ungefähr in der Mitte des jeweiligen Anschlussbereichs angeordnet ist.
  16. Mehrzahl von Multichipmodulen gemäß Anspruch 1, ferner umfassend: einen Chipträger, auf welchem die integrierten Schaltkreischips befestigt sind.
  17. Mehrzahl von Multichipmodulen gemäß Anspruch 16, wobei der Chipträger inselartige, vorstrukturierte Metallstützflächen umfasst.
  18. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei die Leistungshalbleiterchips jeweils auf einem zweiten externen Anschluss montiert sind.
  19. Mehrzahl von Multichipmodulen gemäß Anspruch 1, ferner umfassend: eine Vergussmasse (504), die einen integrierten Schaltkreischip und einen Leistungshalbleiterchip einkapselt.
  20. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei der Anschlussbereich des jeweiligen Multichipmoduls (10, 11, 12, 13, 14, 100a, 100b, 101, 102, 1000, 1001, 1002a, 1002b, 1003, 1004, 1006, 1007, 1008) der Boden des jeweiligen Multichipmoduls ist.
  21. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei die integrierten Schaltkreischips jeweils einen Logikschaltkreis umfassen.
  22. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei die integrierten Schaltkreischips jeweils ein Steuerungsschaltkreis zur Steuerung eines Leistungshalbleiterchips sind.
  23. Mehrzahl von Multichipmodulen gemäß Anspruch 1, wobei das jeweilige Multichipmodul (10, 11, 12, 13, 14, 100a, 100b, 101, 102, 1000, 1001, 1002a, 1002b, 1003, 1004, 1006, 1007, 1008) Teil eines Spannungskonverterschaltkreises ist.
  24. Verfahren zur Herstellung einer Mehrzahl von Multichipmodulen, umfassend: – Befestigen eines ersten integrierten Schaltkreises auf einem ersten Chipträger; – Verbinden des ersten integrierten Schaltkreischips mit ersten als Kleinbereichsmetallkontakte ausgeführten externen Anschlüssen (5a–5p) eines ersten Multichipmoduls; – Befestigen eines ersten Leistungshalbleiterchips einer ersten Leistungsklasse auf dem ersten Chipträger; – Verbinden des ersten Leistungshalbleiterchips mit zweiten externen Anschlüssen (4a–4l) des ersten Multichipmoduls; – Befestigen eines zweiten integrierten Schaltkreischips auf einem zweiten Chipträger; – Verbinden des zweiten integrierten Schaltkreischips mit ersten als Kleinbereichsmetallkontakte ausgeführten externen Anschlüssen (5a–5p) des zweiten Multichipmoduls; – Befestigen eines zweiten Leistungshalbleiterchips einer von der ersten Leistungsklasse verschiedenen zweiten Leistungsklasse auf dem zweiten Chipträger; – Verbinden des zweiten Leistungshalbleiterchips mit den zweiten externen Anschlüssen (4a–4l) des zweiten Multichipmoduls, wobei – die Größen und die Layouts der zweiten externen Anschlüsse (4a–4l) des ersten und zweiten Multichipmoduls verschieden sind und von der Leistungsklasse des jeweiligen Leistungshalbleiterchips abhängen; – in dem ersten und zweiten Multichipmodul ein identisches Schaltschema implementiert ist; und – die ersten externen Anschlüsse (5a–5p) des ersten Multichipmoduls und die ersten externen Anschlüsse (5a–5p) des zweiten Multichipmoduls jeweils in einem zusammenhängenden Bereich eines Anschlussbereichs des jeweiligen Multichipmoduls angeordnet sind, wobei der zusammenhängende Bereich des ersten Multichipmoduls und der zusammenhängende Bereich des zweiten Multichipmoduls identisch ausgebildet sind.
  25. Verfahren nach Anspruch 24, ferner umfassend: nach den Befestigungs- und Verbindungsschritten, Vergießen eines der Multichipmodule unter Verwendung einer Vergussmasse (504).
  26. Verfahren nach Anspruch 25, ferner umfassend: nach dem Verguss-Schritt, Entfernen einer Bodenschicht des Chipträgers.
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