DE102006045094A1

DE102006045094A1 - Verfahren zum Herstellen von Chip-zu-Chip-Verbindungen

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Publication number: DE102006045094A1
Application number: DE102006045094A
Authority: DE
Inventors: Harry Dr. Hedler; Roland Irsigler; Thorsten T. Meyer
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2006-09-21
Filing date: 2006-09-21
Publication date: 2008-03-27

Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen von Chip-zu-Chip-Verbindungen für die 3-D-Integration von einzelnen Chip-zu-Chip-Stapeln aus mindestens zwei gestapelten Chips als Fügepartner, die auf ihren aktiven Seiten jeweils mit Kontaktpads in einem vorgegebenen Verbindungsmuster versehen sind. Der Erfindung liegt nunmehr die Aufgabe zugrunde, eine einfach zu realisierende Chip-zu-Chip-Verbindung mit hoher Kontaktsicherheit zu schaffen. Gelöst wird die Aufgabe dadurch, dass mindestens auf einem Fügepartner ein Klebematerial (12; 24) aufgebracht wird, dass das Klebematerial (12; 24) Aussparungen im Raster eines vorgesehenen Verbindungsmusters aufweist, dass einer der Fügepartner im Raster des Verbindungsmusters mit Interconnect-Elementen ausgestattet wird, dass anschließend beide Fügepartner durch Kleben unter Einwirkung einer vorgegebenen Fügekraft miteinander verbunden werden und dass die elektrischen Verbindungen zwischen den Fügepartnern vermittels der Interconnect-Elemente während des Klebevorganges durch die Fügekraft und/oder durch einen anschließenden Lötvorgang hergestellt werden.

Description

Die Erfindung betrifft ein Verfahren zum Herstellen von Chip-zu-Chip-Verbindungen für die 3D-Integration von einzelnen Chips-zu-Chip-Stapeln aus mindestens zwei gestapelten Chips als Fügepartner, die auf ihren aktiven Seiten jeweils mit Kontaktpads in einem vorgegebenen Verbindungsmuster versehen sind.
Derzeit sind unterschiedliche Verbindungstechnologien für die Chip-zu-Chip- bzw. die Chip-zu-Substrat-Verbindung bekannt. Dabei werden vorgefertigte Bumps, z. B. Solder Bumps, Stud Bumps, Polymer Bumps, jeweils mit einem gegenüberliegenden Pad elektrisch leitend verbunden. Das kann mit den üblichen Verbindungstechnologien wie Löten, Leitkleben, Thermokompressionsbonden oder auch mittels ACA (Anisotropically Conductive Adhesive) usw. erfolgen.
Der zwischen den Elementen (Chip und Chip, oder Chip und Leiterplatte) verbleibende Spalt wird zur Erhöhung der mechanischen Stabilität außerhalb des Kontaktbereiches mit einem Kunststoff unterfüllt. Das Unterfüllen kann durch Capillary Underfill, Molded Underfill, Wafer Level Underfill usw. erfolgen.
In jedem Fall muss der elektrische Kontakt vor der mechanischen Stabilisierung der miteinander verbundenen Elemente erfolgen. Problematisch ist hierbei, dass die Anforderungen an die Coplanarität der Bumps höher werden, je geringer die Bump-Höhe und je größer das Bump-Array wird.
Bekannt sind auch „through-Si" Verbindungstechnologien (Durchkontaktierungen), bei denen nach dem Stacking (Stapeln) der Chips Zwischenverbindungen durch Ausbildung von Vias durch die Chips hergestellt werden, wobei die leitfähigen Verbindungen in den Vias aus TiN und Wolfram, herge stellt z. B. durch CVD-Verfahren wie MOCVD-TiN und W CVD, bestehen.
Die andere Variante besteht darin, die Vias in den Chips vor dem Stapeln herzustellen und diese dann mit Cu zu füllen. Der elektrische Kontakt wird dann durch Cu-zu-Cu-Thermodiffusion realisiert.
Bei der „through-Si" Verbindungstechnologie wird der elektrische Kontakt erst nach der mechanischen Stabilisierung hergestellt. Hierbei werden beide Wafer (bzw. Chips) zunächst mittels einer dielektrischen Schicht (z. B. BCB (Benzocyclobutene), Polyimid) miteinander verklebt (Wafer Bonding). Anschließend wird der elektrische Kontakt mittels der üblichen Methoden der „through-Si"-Technologie erzeugt. Dieses Verfahren erfordert allerdings eine äußerst genaue Positionierung und spezielle zuverlässige Ätzverfahren.
Es können auch vorgefertigte Minibumps (Cu-Bumps, Cu/Sn-Bumps, Lotbumps) eingesetzt werden, die mit dem jeweils gegenüber liegenden Pad elektrisch leitend verbunden werden. Das erfolgt durch Cu-zu-Cu- bzw. Cu/Sn-zu-Cu-Thermodiffusionsbonden. Diese Verfahren besitzen allerdings einige Nachteile. Sie erfordern eine außerordentliche Coplanarität, die beispielsweise durch chemisch-mechanisches Polieren (CMP) oder einen Damascene-Prozess erreicht werden kann. Gleichzeitig benötigen diese Verfahren eine hohe Temperatur sowie lange Prozesszeiten beim Bonden.
Oft ist auch ein Anpressdruck wie beim Metallbonden erforderlich und die Positionierung (Alignment) muss sehr genau sein (Metallboden und Lotmaterial). Ein weiteres Problem ist, dass der verbleibende Spalt außerhalb des Kontaktbereiches sehr eng ist und sich daher nur sehr schwer unterfüllen lässt. Aus diesem Grund wird oft die verbleibende Chipfläche ebenfalls metallisch mit zugehörigen gegenüber liegenden Kontakten auf gleiche Weise verbunden. Der elektrische Kontakt wird hier gleichzeitig mit der mechanischen Stabilisie rung erzeugt.
Zusammenfassend lässt sich feststellen, das eine Überdimensionierung des Kontaktproblems vorliegt, also zu viele Kontaktpartner "gleichzeitig", d. h. 10.000–100.000 Kontakte pro Wafer, miteinander zu verbinden sind, sowie der verwendete Kleber mit einer „festen" Dicke. Die Kleber härten früher aus als konventionelle Lote flüssig werden, so dass die mechanische Fixierung der Partner vollzogen ist, bevor die elektrische Verbindung der Vielzahl der Kontakte eines Wafers geschlossen ist, da diese während des Bondens noch im festen Zustand sind.
Der Erfindung liegt nunmehr die Aufgabe zugrunde, eine einfach zu realisierende Chip-zu-Chip-Verbindung mit hoher Kontaktsicherheit zu schaffen.
Gelöst wird die Aufgabe durch die kennzeichnenden Merkmale des unabhängigen Anspruchs 1. Ausgestaltungen der Erfindung gehen aus den zugehörigen Unteransprüchen hervor.
Der Grundgedanke der Erfindung liegt darin, zunächst auf einem Fügepartner, z. B. Wafer, ein Verbindungsmaterial, z. B. eine Kleberschicht, aufzubringen, die anschließend mit Kontaktöffnungen versehen wird. Als Verbindungsmaterial kommt beispielsweise eine Kleberschicht aus einem Polyimid in Betracht, die einfach durch Spincoating (Aufschleudern) aufgetragen werden kann. Die nachfolgende Ausbildung der Kontaktlöcher in der Kleberschicht kann danach mittels üblicher Lithografie erfolgen.
Die Herstellung der erforderlichen Interconnect-Elemente (Zwischenverbindungselemente) erfolgt auf dem anderen Fügepartner in einer besonderen Form, z. B. einer pilzähnlichen, ovalen oder anderen auch sich längs erstreckenden Form. Wichtig hierbei ist, dass genügend Lotmaterial bevorratet wird, das dann später ausreicht, um beim Umschmelzen in einem Reflowprozess die Fügepartner sicher elektrisch und mechanisch, bei vorgegebenen Abstand zueinander, miteinander zu verbinden. Diese Interconnect-Elemente können z. B. durch Plating aus einem Lotmaterial hergestellt werden.
Das Besondere ist hierbei, dass die Höhe der Interconnect-Elemente nach deren Herstellung geringer ist, als der Abstand der Fügepartner zueinander und wobei die Höhe der Interconnect-Elemente nach dem Umschmelzen durch einen Reflow-Lötprozess derart größer wird, dass die Fügepartner miteinander durch Löten verbunden werden. Zusätzlich kann der obere Teil des Interconnect-Elementes mit einem Flussmittel (z. B. Flux-Dip) beschichtet werden, um eine spätere zuverlässige Verlötung zu gewährleisten.
Nach der Beschichtung des einen Fügepartners mit dem Verbindungsmaterial und dessen Strukturierung und der Herstellung der Interconnect-Elemente auf dem anderen Fügepartner werden beide Fügepartner durch mechanisches Bonden (Face-down-Bonden) bei vorgegebener Temperatur, z. B. bei Raumtemperatur oder eventuell bei einer angepassten Temperatur bei bistage Materialien miteinander verklebt, ohne dass hierbei eine elektrische Kontaktierung der Fügepartner über die Interconnect-Elemente erfolgt.
Anschließend werden die miteinander verklebten Fügepartner auf die Temperatur des Umschmelzens des Lotes zur Erzeugung der elektrischen Zwischenverbindung erwärmt. Dabei bildet sich infolge der Oberflächenspannung des Lotes aus dem vorgefertigten Interconnect-Element eine Lötkugel, deren Durchmesser größer ist, als die Ausgangshöhe, so dass sich der gewünschte elektrische Kontakt zwischen den Partnern ausbilden kann.
Die Vorteile der Erfindung sind in der geringen Prozesskomplexität zu sehen, wobei das mechanische Verbinden der Fügepartner vollständig getrennt ist vom anschließenden gleichzeitigen Herstellen der Vielzahl der elektrischen Zwischenverbindungen zwischen den Fügepartnern, Z. B. Wafern. Wei terhin wird ein großflächiger Bondkontakt (Bondinterface) gewährleistet, der auch ein nachträgliches Abdünnen (Grinding/Polishing) der Verbundpartner erlaubt. Beispielsweise kann das obere Wafer nach dem Face-Down-Bonden abgedünnt werden.
Weiterhin wird eine sichere elektrische Kontaktierung durch einfache geometrische Dimensionierung der elektrischen Kontakte gewährleistet. Auch ist die Skalierung des Verfahrens zu ultra-feinem Pitch (< 1 μm Kontakte) ohne Einschränkungen möglich, wodurch 3D-Aufbauten von Chips ermöglicht werden. Das erfindungsgemäße Verfahren kann auch zum Verbinden einzelner Chips miteinander angewendet werden.
Schließlich erfordert die Erfindung ein Minimum an Prozessschritten unter Nutzung bekannter Prozesse. Die Folge sind geringe Fertigungskosten.
Der Grundgedanke einer Variante der Erfindung besteht darin, den Fügeprozess in zwei Teil-Schritte aufzuteilen. Diese sind der Chip-Bondprozess, der beispielsweise mittels einer dünnen Polymerschicht realisiert werden kann, sowie die Erzeugung der elektrischen Verbindung zwischen den Chips mit flexiblen oder elastischen Interconnect-Elementen.
Der Chip-Bondprozess kann mit einem Pick&Place-Tool (Vereinzelungsvorrichtung) für Chips oder mit einem Waferbonder für Wafer durchgeführt werden. Wichtig ist dabei, dass zunächst eine dünne, noch klebefähige Polymerschicht oder ein anderes Verbindungsmaterial auf einer der Oberflächen der Fügepartner aufgebracht wird, z. B. Polyimide, WPR (Water developed Photoresist) oder BCB (Benzozyclobuten), die noch nicht vollständig durch Tempern vernetzt worden ist.
Die elektrische Verbindung erfolgt dann mit den in Z-Richtung flexiblen, jedoch leitfähigen Interconnect-Elementen. Solche Interconnect-Elemente können leitfähige Silicon-Bumps oder auch nicht leitfähige Silicon-Bumps mit einer elektri schen Leitbahn auf die Kontaktspitze sein. Die Interconnect-Elemente sind vor der Kontaktierung in ihren Abmessungen höher als die Dicke des Verbindungsmateriales. Damit entsteht beim Wafer/Chip-Bonden eine Kompression der federnden Interconnect-Elemente, wodurch ein sicherer elektrischer Kontakt sämtlicher Zwischenverbindungen gleichzeitig erreicht wird. Anschließend erfolgt ein Temperprozess, um die Polyimidschicht vollständig zu vernetzen.
Obwohl die kraftschlüssige elektrische Verbindung an sich schon ausreicht, um eine langzeitstabile elektrische Kontaktierung zu erreichen, können die Interconnect-Elemente zusätzlich auch noch verlötet werden, was gleichzeitig mit dem ohnehin notwendigen Temperprozess erfolgen kann, wobei eine kurzzeitige Temperaturrampe durchfahren werden muss.
Der Vorteil der Erfindung ist in der geringen Prozesskomplexität zu sehen, da nur gebondet wird, d. h. die Fügepartner werden nur kurz aufeinander gedrückt und zum vollständigen Vernetzen des Klebers später separat getempert oder/und eine Metal/Metall-Verbindung mittels Lot oder Festkörperdiffusion erzeugt, wenn die Metalloberflächen der Fügepartner entsprechend vorbereitet waren.
Die Elastizität der Interconnect-Elemente gewährleistet einen sicheren langzeitstabilen elektrischen Kontakt. Weiterhin wird ein „sicherer und ganzflächiger" Bondkontakt der Chips/Wafer gewährleistet, da die elastischen Interconnect-Elemente während des Bondens zusammengedrückt werden. Dieser großflächige Kontakt ist notwendig, um im Anschluss daran ein ggf. erneutes Abdünnen der Chips/Wafer bis auf wenige 10 μm durchführen zu können, weil beim Abdünnen hohe Scherkräfte auftreten.
Nachfolgend soll die Erfindung an Ausführungsbeispielen näher erläutert werden. In den zugehörigen Zeichnungen zeigen:
1: eine schematische Darstellung der Prozessschritte zur Herstellung eines erfindungsgemäßen pilzähnlichen Interconnect-Elementes auf einem Chip/Wafer;
2: eine schematische Darstellung des Chip/Chip- bzw. Wafer/Wafer-Bondvorganges zur Herstellung eines mechanischen Bondkontaktes zwischen den Fügepartnern und des elektrischen Kontaktes durch Tempern oder Reflowlöten;
3: eine Variante nach 2 ohne Flussmittel auf dem pilzähnlichen Interconnect-Element, jedoch mit zusätzlichem Lot auf dem Kontaktpad des zeichnungsgemäß unteren Chips/Wafer;
4: Einzelheiten des Interconnect-Elementes;
5: eine schematische Darstellung eines weiteren Interconnect-Elementes, bestehend aus einem nachgiebigen Bump mit einer RDL von einem Chipkontakt auf einem Chip/Wafer zur Spitze des nachgiebigen Bumps, sowie eine dielektrische Klebeschicht auf dem Chip/Wafer, die zugleich als Distanzelement dient;
6: eine erste Variante zur Realisierung einer Chip/Wafer zu Chip/Wafer Zwischenverbindung zum 3D-Stapeln;
7: eine zweite Variante zur Realisierung einer Chip/Wafer zu Chip/Wafer Zwischenverbindung zum 3D-Stapeln;
8: eine Variante eines 4-fach Chip/Wafer-Stapels durch Klebebonden und Zwischenverbindungen aus nachgiebigen Interconnect-Elementen und Durchkontaktierungen durch die auf einem Basischip/Basiswafer gestapelten Chips/Wafer;
9: eine weitere Variante eines 4-fach Chip/Wafer-Stapels sowie mit zusätzlichen Drahtbrücken; und
10: eine weitere Variante eines 4-fach Chip/Wafer-Stapels mit aufeinander kontaktierten nachgiebigen Interconnect-Elementen und durchkontaktierten Chips/Wafer.
Erstes Ausführungsbeispiel:
Aus 1 ist eine schematische Darstellung der Prozessschritte zur Herstellung eines erfindungsgemäßen Interconnect-Elementes 1 auf einem Chip/Wafer 2 ersichtlich, das z. B. pilzähnlich sein kann. Ausgangspunkt ist zunächst ein Chip/Wafer 2 mit einem Kontaktpad 3 (1a). Auf dieses Chip/Wafer 2 wird anschließend eine Keimschicht 4 (auch als Seed-Layer bezeichnet), z. B. durch Sputtern oder ein CVD-Verfahren, aufgebracht (1b) und danach ein Resist 5, der derart fotolithografisch strukturiert, dass sich über dem Kontaktpad eine Öffnung 6 mit einer Abrundung 7 befindet (1c).
Der Begriff „Chip/Wafer" steht nachfolgend für die Alternative, entweder einzelne Chips zu stapeln, einzelne Chips auf einem Basiselement (Wafer) zu stapeln, oder Chips noch im Waferverbund zu stapeln, d. h. Wafer übereinander zu stapeln und anschließend in einzelne Chipstapel zu zerteilen, was üblicherweise durch Sägen oder Trennschleifen erfolgt.
In die Öffnung 6 wird ein Lotmaterial 8 galvanisch abgeschieden und zwar bis die Öffnung 6 vollständig ausgefüllt und sich über dieser ein Überstand 9 mit einem größeren Durchmesser als desjenigen der Öffnung 6 ausgebildet hat (1d).
Danach wird der nun nicht mehr benötigte Resist 5 gestrippt (1e) und die Seed-Layer 4 geätzt (1f). 1f zeigt zugleich das fertige pilzähnliche Interconnect-Element 1 mit einer geringeren Höhe als eine entsprechende Kugel mit gleichem Volumen.
Es versteht sich, dass die 1a–f lediglich die Herstellung eines einzelnen Interconnect-Elementes 1 illustriert, obwohl gleichzeitig eine Vielzahl solcher Interconnect-Elemente 1 auf einem Chip hergestellt werden, bzw. auf einem Wafer bis zu 100.000 solcher Interconnect-Elemente 1 gleichzeitig.
Anstelle von in der Ausgangsform pilzähnlichen Interconnect-Elementen 1 können auch anders geformte Interconnect-Elemente 1 eingesetzt werden. Wichtig hierbei ist, dass jeweils genügend Lotmaterial pro Interconnect-Element bevorratet wird, welches dann später ausreicht, um beim Umschmelzen der Interconnect-Elemente in einem Reflowprozess die Kontaktpads der Fügepartner sicher elektrisch und mechanisch, bei vorgegebenen Abstand zueinander, miteinander zu verbinden.
Das Besondere ist hierbei, dass die Höhe der Interconnect-Elemente 1 nach deren Herstellung, also in der Ausgangsform, geringer ist, als der Abstand der Fügepartner zueinander und wobei die Höhe der Interconnect-Elemente nach dem Umschmelzen durch einen Reflow-Lötprozess infolge der Oberflächenspannung des Lotmateriales derart größer wird, dass die Fügepartner durch Löten miteinander verbunden werden.
2 illustriert die einzelnen Schritte einer Face-to-Face Chip/Chip-Montage. Hierbei wird ein mit Interconnect-Elementen 1 präpariertes Chip/Wafer 1 auf einem weiteren Chip/Wafer 10 montiert. Hierzu wurde zunächst auf dem Chip/Wafer 10, das ebenfalls mit Kontaktpads 11 versehen ist, eine bistabile nicht vollständig vernetzte Klebefolie 12, z. B. ein Polyimid, BCB (Benzocyclobuten)(Dow Chemical Co.) oder ein WPR (Work Package Responsibles) (JSR Corporation) aufgebracht, die über dem Kontaktpad 11 eine Öffnung 13 aufweist, deren Durchmesser größer ist, als der Durchmes ser des pilzähnlichen Interconnect-Elementes 1. Die Dicke des Verbindungsmateriales 12, z. B. eine Klebefolie, ist geringfügig größer als die Höhe des Interconnect-Elementes 1. 2a zeigt eine Situation unmittelbar vor dem Zusammenfügen. Das zum Bewirken einer guten Lötverbindung nötige Flussmittel 14 befindet sich auf der Oberseite des Interconnect-Elementes 1. Das Flussmittel 14 kann durch Dippen einfach aufgebracht werden.
2b zeigt die mechanisch miteinander über Bondkontakte 15 verbundenen Wafer/Chips 2, 10, wobei noch kein elektrischer Kontakt zwischen dem Interconnect-Element 1 und dem Kontaktpad 11 des Chips/Wafers 10 besteht, allerdings entsteht dabei auch ein mechanischer Kontakt zwischen dem Flussmittel 14 auf dem pilzähnlichen Interconnect-Element 1 und dem Kontaktpad 11.
Dieser elektrische Kontakt wird in einem Temper- oder Reflowprozess hergestellt, bei dem das Interconnect-Element 1 infolge von Oberflächenspannungen zu einem Interconnect-Element in Form einer Verbindungskugel 16 umgeschmolzen wird, deren Durchmesser größer ist, als die ursprüngliche Höhe des pilzähnlichen Interconnect-Elementes 1 (2c). Flussmittelreste 17 verbleiben in der Öffnung 13. Die Form des ursprünglichen pilzähnlichen Interconnect-Elementes 1 ist punktiert angedeutet. Beim Temper- oder Reflowprozess wird das Verbindungsmaterial 12 vernetzt. In 2c ist daher das Verbindungsmaterial mit 12' bezeichnet.
Aus 3 ist eine Variante nach 2 ersichtlich, bei der sich kein Flussmittel auf dem pilzähnlichen Interconnect-Element 1 befindet, wobei jedoch zusätzliches Lotmaterial 18 auf dem Kontaktpad 11 des zeichnungsgemäß unteren Chips/Wafers 10 angeordnet ist. 3a zeigt dabei die Fügepartner Wafer/Chip 2, 10 nach dem Chipbonden und 3b nach dem Tempern bzw. Reflowlöten, bei dem sich die Verbindungskugel 16 ausbildet.
Einzelheiten des pilzähnlichen Interconnect-Elementes 1 und der Verbindungskugel 16 sowie deren Größenverhältnisse sind in 4a, b, c dargestellt. 4a zeigt dabei ein nach 1a–1f hergestelltes pilzähnliches Interconnect-Element 1 im Größenverhältnis zur Verbindungskugel 16 nach dem Reflowlöten. 4b zeigt eine rein schematische Darstellung des Interconnect-Elementes 1 und 4c die Verbindungskugel 16 im Vergleich zum Interconnect-Element 1 vor dem Reflowlöten. Der Durchmesser der beim Reflowlöten entstehenden Verbindungskugel 16 ist größer als die Höhe des pilzähnlichen Interconnect-Elementes 1 und auch größer als die Höhe des Verbindungsmateriales 12, wodurch eine sichere Verbindung zum gegenüber liegenden Kontaktpad (2c, 3b) gewährleistet ist. Dkugel > h + H (pilzähnliches Interconnect-Element) (1)
Zweites Ausführungsbeispiel:
In 5 ist ein nachgiebiges Interconnect-Element 20 auf einer Seite eines Chips/Wafers 21 dargestellt. Das nachgiebige Interconnect-Element 20 besteht aus einem nachgiebigen Basiselement 22 und einer RDL 23 (Redistribution Line), die sich von einem nicht dargestellten Chip/Wafer-Kontakt bis auf die Spitze des Basiselementes 22 erstreckt. Die RDL kann zusätzlich mit einer Oberfläche versehen sein, die zum Löten oder Diffusionslöten geeignet ist.
Weiterhin ist die gesamte Oberfläche des Chips/Wafers 21, ausgenommen die nachgiebigen Interconnect-Elemente 20, mit einem dielektrischen Klebematerial 24 versehen, das auch auf beiden Seiten des Chips/Wafers 21 angeordnet sein kann. Diese Klebematerial 24 dient gleichzeitig als Abstandhalter beim späteren Chip/Wafer-Bonden. Wesentlich ist, dass die Dicke des Klebematerials geringer ist, als die Höhe des nachgiebigen Interconnect-Elementes 20. Selbstverständlich kommen auch andere nachgiebige Interconnect-Elemente 20 in Betracht, z. B. solche, die aus einem elektrisch leitfähigen Material bestehen, oder bei denen dem nachgiebigen Material metallische Beimischungen beigefügt sind, so dass sich die Herstellung zusätzlicher Leitbahnen auf dem Interconnect-Element 20 erübrigt.
Das Klebematerial 24 muss ungetempert/unvernetzt, d. h. nass sein und kann aus einem Polyimid, einem BCB oder einem WPR bestehen, das durch Spin-Coating (Aufschleudern) auf das Chip/Wafer 21 aufgebracht worden ist und mittels Fotolithografie strukturiert ist. Alternativ kann die Klebeschicht auch aufgedruckt werden.
6 zeigt nun die Verwendung des nachgiebigen Interconnect-Elementes 20 bei einer Chip-zu-Chip/Wafer-zu-Wafer/Wafer-zu-Chip-Verbindung zum 3D-Stapeln. 6a zeigt im unteren Teil die Ausführung nach 5 und im oberen Teil ein weiteres Chip/Wafer 25, das mit dem unteren Chip/Wafer zu verbinden ist, und zwar vor dem Verbindungsvorgang. Zur Ausbildung einer elektrischen Verbindung zwischen dem nachgiebigen Interconnect-Element 20 auf dem unteren Chip/Wafer 21 und dem weiteren Wafer 25 ist dieses mit einer Cu-Durchkontaktierung 26 versehen, die durch eine Passivierung 27 gegenüber dem Chip/Wafer 25 elektrisch isoliert ist. Die funktionell notwendige elektrische Verbindung der Durchkontaktierung 26 zum Chip/Wafer 25 ist nicht dargestellt. Anstelle der Cu-Durchkontaktierung 26 können auch Durchkontaktierungen mit anderen leitfähigen Metallen und Materialien eingesetzt werden.
Die Cu-Durchkontaktierung 26 steht in Richtung zum nachgiebigen Interconnect-Element 20 etwas aus dem Chip/Wafer 25 hervor, um beim Zusammenfügen der Fügepartner Chip/Wafer 21 und Chip/Wafer 25 das nachgiebige Interconnect-Element 20 mechanisch unter Druck zu setzen, wie dies aus 6b ersichtlich ist. Dabei kommt zugleich der notwendige mechanische und elektrische Kontakt zustande. Zusätzlich kann sich ein Lötvorgang durch Wärmebehandlung anschließen, wenn die Oberflächen entsprechend präpariert worden sind.
Wie aus 6a, b ersichtlich ist, sind das nachgiebige Interconnect-Element 20 und die Cu-Durchkontaktierung 26 so übereinander positioniert, dass deren Symmetrieachsen miteinander fluchten. Hierdurch kann eine besonders hohe Kontaktdichte auf dem Chip/Wafer 21, 25 realisiert werden. Weiterhin gewährleistet das großflächig aufgebrachte Klebematerial 24 ein im Wesentlichen „vollflächiges" Bonden.
Schließlich sei noch erwähnt, dass die Bezeichnungen Chip/Wafer 21, 25 zu verstehen sind als Chip/Chip-, Chip/Wafer- oder Wafer/Wafer-Bondkombination. Diese Feststellung gilt selbstverständlich auch für das im ersten Ausführungsbeispiel erwähnte Wafer/Chip 2, 10.
7 zeigt eine ähnliche Ausführung nach 6, mit dem Unterschied, dass beim weiteren Chip/Wafer 25 eine andere Art der Durchkontaktierung (through Si-Interconnect) realisiert worden ist.
Hier wird in das weitere Chip/Wafer 25 zunächst ein Via an der vorgesehenen Stelle der Durchkontaktierung 28 eingebracht, woraufhin das Chip/Wafer 25 mit einer Passivierung 29 versehen wird, die anschließend auf der zeichnungsgemäß oberen Seite durch einen CMP-Prozess vom Chip/Wafer 25 wieder entfernt wird. Anschließend wird eine RDL 30 von der Chipoberseite (aktive Seite) durch das Via über der Passivierung zur Unterseite des Chips/Wafer 25 (Chiprückseite) hergestellt und zwar dergestalt, dass diese über dem nachgiebigen Interconnect-Element 20 endet (7a).
7b veranschaulicht die Situation nach dem Klebebonden, bei dem das Chip/Wafer 21 und das Chip/Wafer 25 großflächig mechanisch miteinander verbunden worden sind. Gleichzeitig wird die elektrische Verbindung zwischen der RDL 30 und der RDL 23 auf dem nachgiebigen Interconnect-Element 20 hergestellt, indem dieses etwas zusammengedrückt wird, so dass eine kraftschlüssige elektrische Verbindung entsteht. Danach kann noch zusätzlich durch eine Wärmebehandlung gelötet werden, wenn die Oberflächen dafür entsprechend präpariert worden sind.
In 8 ist ein 4-fach-Chip/Wafer-Stapel dargestellt, der aus einem Basis-Chip/Basis-Wafer 31, der auf einem Substrat 32 mit einem Klebematerial 33, z. B. eine Klebefolie, chipgebondet ist. Auf diesem Basis-Chip/Basis-Wafer 31 sind drei weitere Chips/Wafer 34.1, 34.2, 34.3 gestapelt, indem diese jeweils auf das Klebematerial 24.1, 24.2, 24.3 des jeweils darunter liegenden Chips/Wafers chipgebondet sind. Die elektrische Verbindung erfolgt hier entsprechend 7 über Durchkontaktierungen 28.1, 28.2, 28.3 mit zugehörigen RDL 30.1, 30.2, 30.3 und die jeweils zugehörigen nachgiebigen Interconnect-Elemente 20.1, 20.2, 20.3.
Zusätzlich können weitere Drahtbondverbindungen 35 von einem Bondpad 36 auf dem jeweils obersten Chip/Wafer 34.3 zu einem entsprechenden Bondpad 37 hergestellt werden.
Es versteht sich, obwohl in den vorstehen beschriebenen Zeichnungen nur jeweils eine elektrische Verbindung zwischen benachbarten Chips/Wafern beschrieben und dargestellt worden ist, dass in der praktischen Ausführung bis zu 100.000 oder mehr elektrische Verbindungen auf die gleiche Weise nebeneinander zwischen den Chips bzw. Wafern hergestellt werden können.
In den 9 ist ein weiterer 4-fach-Chip/Wafer-Stapel mit einem Basischip/Basiswafer 31 auf einem Substrat 32, die unter Verwendung der zu 6a, b beschriebenen Cu-Durchkontaktierungen 26.1, 26.2, 26.3 in Verbindung mit den nachgiebigen Interconnect-Elementen 20.1, 20.2, 20.3 elektrisch miteinander verbunden sind. Die Zwischenverbindung ist hierbei in jedem zweiten Chip/Wafer Stapel gegenüber den übrigen Zwischenverbindungen seitlich versetzt angeordnet. Ansonsten entspricht der Stapelaufbau dem von 7.
Schließlich illustriert die 10 einen 4-fach-Chip/Wafer-Stapel, bei dem die auf dem Basis-Chip/Basis-Wafer 31 gestapelten Chips/Wafer ebenso wie in 8 jeweils mittels eines zwischen liegenden Klebemateriales 24.1, 24.2, 24.3 aufeinander gebondet sind. Die elektrische Verbindung zwischen den Chips/Wafern 31, 34.1, 34.2, 34.3 erfolgt durch die nachgiebigen Interconnect-Elemente 20, die beide auf den Chips/Wafern 34.1, 34.2, 34.3 jeweils beidseitig aufgebracht sind und nach dem Chip-/Waferbonden jeweils unmittelbar aufeinander liegen, so dass die jeweils zugehörigen RDL kraftschlüssig aufeinander gedrückt werden. Die Durchkontaktierung in den Chips/Wafern 34.1, 34.2, 34.3 durch die bereits beschriebenen Cu-Durchkontaktierungen 26.1, 26.2, 26.3, in den einzelnen Chips/Wafern, die miteinander fluchten. Die nachgiebigen Interconnect-Elemente 20 sind hier seitlich versetzt angeordnet, wobei die jeweilige RDL mit der entsprechenden Cu-Durchkontaktierung 26 elektrisch verbunden sind.
Der sonstige Aufbau des Chip/Wafer-Stapels entspricht im Wesentlichen dem von 8.
Die in den 8–10 dargestellten Wafer/Chipstapel können entsprechend auch mit dem aus den 1–4 hervorgehenden pilzähnlichen Interconnect-Element entsprechend realisiert werden.

1: Interconnect-Element
2: Chip/Wafer
3: Kontaktpad
4: Keimschicht (Seed-Layer)
5: Resist
6: Öffnung
7: Abrundung
8: Lotmaterial
9: Überstand
10: Wafer/Chip
11: Kontaktpad
12: Klebematerial (unvernetzt)
12': Klebematerial (vernetzt)
13: Öffnung
14: Flussmittel
15: Bondkontakt
16: Verbindungskugel
17: Flussmittelrest
18: zusätzliches Lotmaterial
20, 20.1, 20.2, 20.3: nachgiebiges Interconnect-Element
21: Chip/Wafer
22: Basiselement
23: RDL
24, 24.1, 24.2, 24.3: dielektrisches Klebematerial
25: weiteres Chip/Wafer
26, 26.1, 26.2, 26.3: Cu-Durchkontaktierung
27: Passivierung
28, 28.1, 28.2, 28.3: Durchkontaktierung
29: Passivierung
30, 30.1, 30.2, 30.3: RDL
31: Basis-Chip/Basis-Wafer
32: Substrat
33: Klebematerial
34, 34.1, 34.2, 34.3: Chip/Wafer
35: Drahtbondverbindung
36: Bondpad
37: Bondpad

Claims

Verfahren zum Herstellen von Chip-zu-Chip-Verbindungen für die 3D-Integration von einzelnen Chips-zu-Chip-Stapeln aus mindestens zwei gestapelten Chips als Fügepartner, die auf ihren aktiven Seiten jeweils mit Kontaktpads in einem vorgegebenen Verbindungsmuster versehen sind, dadurch gekennzeichnet, – dass mindestens auf einem Fügepartner ein Klebematerial (12; 24) aufgebracht wird, – dass das Klebematerial (12; 24) Aussparungen im Raster eines vorgesehenen Verbindungsmusters aufweist, – dass einer der Fügepartner im Raster des Verbindungsmusters mit Interconnect-Elementen ausgestattet wird, – dass anschließend beide Fügepartner durch Kleben unter Einwirkung einer vorgegebenen Fügekraft miteinander verbunden werden und – dass die elektrischen Verbindungen zwischen den Fügepartnern vermittels der Interconnect-Elemente hergestellt werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zunächst Interconnect-Elemente (1) aus einem Lotmaterial auf den Kontaktpads (11) eines Fügepartners angeordnet werden, deren Höhe geringer ist, als die Dicke des Klebematerials (12) und wobei die Interconnect-Elemente (1) nach dem Kleben der Fügepartner durch eine Wärmebehandlung in Verbindungskugeln (16) umgeschmolzen werden und die Verbindungskugeln (16) dabei eine dauerhafte elektrisch leitende Lot-Verbindung zwischen den Kontaktpads der aufeinander gefügten Chips herstellen.
Verfahren nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, dass die Interconnect-Elemente (1) eine pilzähnliche Form erhalten.
Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Interconnect-Elemente (1) auf den Kontaktpads (3) durch folgende Schritte auf einem Chip hergestellt werden: – Ausbilden einer Keimschicht (4) auf der aktiven Seite eines Chips durch Sputtern oder ein CVD-Verfahren, – Abscheiden eines Resists mit (5) nachfolgender fotolithografischer Strukturierung zur Ausbildung von Öffnungen (6) über den Kontaktpads (3), derart, dass jeweils die äußere Kante der Öffnung (6) eine Abrundung aufweist, – Abscheiden eines Lotmateriales (8) in den Öffnungen (6), bis sich über diesen jeweils ein Überstand (9) mit größerem Durchmesser, als desjenigen der Öffnungen (6) ausgebildet hat, – Strippen des Resists (5) und Entfernen der Keim-Schicht (4) neben den Kontaktpads (3) durch Ätzen.
Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, dass die Interconnect-Elemente (1) auf den Kontaktpads (3) durch folgende Schritte auf einem Chip hergestellt werden: – Ausbilden einer Keimschicht (4) auf der aktiven Seite eines Chips durch Sputtern oder ein CVD-Verfahren, – Abscheiden eines Resists mit (5) nachfolgender fotolithografischer Strukturierung zur Ausbildung von Öffnungen (6) über den Kontaktpads (3) mit rundem oder eckigem Querschnitt, – Abscheiden eines Lotmateriales (8) in den Öffnungen (6), zur Ausbildung stabförmiger runder, eckiger oder prismati scher Interconnect-Elemente, – Strippen des Resists (5) und Entfernen der Keim-Schicht (4) neben den Kontaktpads (3) durch Ätzen.
Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass die Interconnect-Elemente (1) eine derartige Lotmenge bevorraten, dass der Durchmesser der Verbindungskugel (16) beim Umschmelzen größer wird, als die Höhe des Interconnect-Elementes (1).
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Spitze der Interconnect-Elemente (1) vor dem Chipbonden mit einem Flussmittel beschichtet wird.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass das Beschichten durch Dippen erfolgt.
Verfahren nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, dass die den Interconnect-Elementen (1) gegenüber liegenden Kontaktpads (11) vor dem Chipbonden mit einem Lotmaterial beschichtet werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass Interconnect-Elemente (20, 20.1, 20.2, 20.3) in Form von mit Leitbahnen (23) versehenen elastischen Bumps auf einen der Fügepartner aufgebracht werden, – dass anschließend ein Klebematerial (24, 24.1, 24.1, 24.3) auf den Fügepartner aufgebracht wird, wobei die Dicke des Klebematerials (24, 24.1, 24.2, 24.3) geringer gewählt wird, als die Höhe des nachgiebigen Interconnect-Elementes (20) und – dass ein weiterer Chip (34, 34.1, 34.2, 34.3) als weiterer Fügepartner mit Durchkontaktierungen (28, 28.1, 28.2, 28.3) im Raster der nachgiebigen Interconnect-Elemente (20, 20.1, 20.2, 20.3) auf dem ersten Fügepartner positioniert wird.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass beide Fügepartner durch Chipbonden mittels des Klebemateriales (24, 24.1, 24.1, 24.3) mechanisch miteinander verbunden werden, wobei die nachgiebigen Interconnect-Elemente (20, 20.1, 20.2, 20.3) gleichzeitig mechanisch unter Druck gesetzt und dabei der elektrische Kontakt zwischen den Durchkontaktierungen und den nachgiebigen Interconnect-Elementen hergestellt wird.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass das Klebematerial (24, 24.1, 24.2, 24.3) durch Aufschleudern auf den ersten Fügepartner aufgebracht wird und dass nachfolgend eine fotolithografische Strukturierung derart vorgenommen wird, dass die nachgiebigen Interconnect-Elemente (20, 20.1, 20.2, 20.3) freigelegt werden.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Durchkontaktierungen (28) im weiteren Chip (25) jeweils derart mit einer Redistribution-Leitung (30) versehen werden, dass diese mit dem nachgiebigen Interconnect-Element des ersten Chips (20) beim Chipbonden elektrisch und mechanisch kontaktiert werden können.
Verfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, dass auf dem weiteren Chip (25) oder einem Basischip (31) weitere Chips (34.1, 34.2, 34.3) chipgebondet werden, indem die jeweilige Rückseite mit nachgiebigen Interconnect-Elementen (28.1, 28.2, 28.3) und einem Klebemittel (24.1, 24.2, 24.3) unter Aussparung der nachgiebigen Interconnect-Elemente (28.1, 28.2, 28.3) versehen wird und jeweils ein weiterer mit Durchkontaktierungen versehener Chip chipgebondet wird.
Verfahren nach Anspruch 14, dadurch gekenn zeichnet, dass die nachgiebigen Interconnect-Elemente (20.1, 20.2, 20.3) und die zugehörigen Durchkontaktierungen (28.1, 28.2, 28.3) in den einzelnen gestapelten Chips (34.1, 34.2, 34.3) jeweils zum benachbarten Chip versetzt angeordnet sind.
Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die weiteren Chips (34.1, 34.2, 34.3) des Stapels derart beidseitig mit nachgiebigen Interconnect-Elementen (20) versehen werden, dass diese jeweils beim Chipbonden im elastischen Bereich gegeneinander gedrückt werden.
Verfahren nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass das Klebematerial (12; 24, 24.1, 24.1, 24.3) durch Schablonendruck auf einen der Fügepartner aufgebracht wird, wobei mindestens die Kontaktpads oder Interconnect-Elemente ausgespart werden.
Verfahren nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass als Klebematerial (12; 24, 24.1, 24.2, 24.3) eine Klebefolie verwendet wird, die vor dem Aufbringen auf einen der Fügepartner mit Aussparungen für Kontaktpads oder Interconnect-Elemente (1; 20, 20.1, 20.2, 20.3) versehen wird.
Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Aussparungen in der Klebefolie durch mechanische Bearbeitung, durch Laserbohren oder photolithographisch in Verbindung mit Ätzen hergestellt werden.
Verfahren nach einem der vorhergehenden Ansprüche 1 bis 19, dadurch gekennzeichnet, dass Klebematerial (12; 24, 24.1, 24.1, 24.3) nach dem Kleben der Fügepartner vernetzt wird.
Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass das Vernetzen des Klebematerials durch eine Wärmebehandlung erfolgt.
Verfahren nach einem der Ansprüche 1 bis 21, dadurch gekennzeichnet, dass wenigstens einer der Fügepartner nach dem mechanischen und elektrischen Verbinden mit dem zweiten Fügepartner abgedünnt wird.
Verfahren nach einem der Ansprüche 1 bis 22, dadurch gekennzeichnet, dass als Fügepartner Wafer/Wafer-, Wafer/Chip- oder Chip/Chip-Kombinationen verwendet werden.