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Die
vorliegende Erfindung betrifft ein Verfahren zum Zugreifen auf einen
Speicher, welcher ein Zellenfeld mit einer Anzahl von in Zellenfeldelementen
angeordneten Speicherzellen aufweist. Die Erfindung betrifft ferner
einen Speicher, bei dem ein solches Verfahren durchgeführt wird.
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Dynamische
Halbleiterspeicher, insbesondere DRAM (Dynamic Random Access Memory),
weisen ein Speicherzellenfeld auf, in welchem Speicherzellen matrixförmig in
Form von Zeilen und Spalten über
Wortleitungen und Bitleitungen miteinander verschaltet sind. Eine
einzelne Speicherzelle des Speicherzellenfeldes umfasst dabei einen
Speicherkondensator und einen Speichertransistor, wobei eine Information
(Bit) als elektrische Ladung in dem Speicherkondensator gespeichert
wird. Der Speichertransistor, welcher auch als Auswahltransistor
bezeichnet wird, dient als Schalter, um eine Information im Rahmen
eines Zugriffs auf eine Speicherzelle zu lesen oder zu schreiben.
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Bei
einem Lesezugriff wird zunächst
durch Anlegen einer Zeilenadresse an eine Aktivierungsvorrichtung
des Speichers eine entsprechende Zeile bzw. Wortleitung aktiviert.
Auf diese Weise werden die Speichertransistoren von Speicherzellen
der betreffenden Zeile durchgeschaltet, wodurch die jeweiligen Speicherkondensatoren
mit zugehörigen
Bitleitungen verbunden und damit die Ladungen der Speicherkondensatoren
den Bitleitungen hinzugefügt werden. Üblicherweise
sind die Bitleitungen, welche vor Beginn eines Lesevorgangs auf
gleiches Potenzial vorgeladen wurden, in Paaren organisiert, wobei durch
Aktivieren einer Wortleitung ein Speicherkondensator einer Speicherzelle
jeweils mit einer der beiden Leitungen eines Bitleitungspaares verbunden wird.
Bei einem geladenen Speicherkondensator (logische 1 abgespeichert)
wird das Potenzial einer Bitleitung leicht angehoben, wohingegen
ein leerer Speicherkondensator (logische 0 abgespeichert) das Potenzial
einer Bitleitung leicht herabzieht. Die zweite Leitung eines Bitleitungspaares
behält
das jeweils vorgeladene Potenzial bei.
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Auf
diese Weise entsteht eine Ladungsdifferenz zwischen den Bitleitungen
eines Bitleitungspaares, welche mit Hilfe eines primären Ausleseverstärkers verstärkt und
nachfolgend über
schaltbare Datenleitungspaare einem sekundären Ausleseverstärker zur
Verfügung
gestellt wird. Dabei bilden mehrere primäre Ausleseverstärker eine
Gruppe und sind jeweils über
eine Schalteinrichtung mit einem sekundären Ausleseverstärker verbunden.
Durch Anlegen einer Spaltenadresse an eine weitere Aktivierungsvorrichtung
des Speichers wird eine der Schalteinrichtungen und damit die betreffende
Spalte aktiviert, wodurch das von dem jeweiligen primären Ausleseverstärker ausgelesene
Datum an den sekundären
Ausleseverstärker
angelegt wird. Das an dem sekundären
Ausleseverstärker
anliegende Datum kann anschließend über entsprechende
Datenausgangsleitungen ausgegeben werden.
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Der
Schreibvorgang unterscheidet sich nur wenig vom Lesevorgang einer
Speicherzelle. In entsprechender Weise wird zur Adressierung einer
Speicherzelle zunächst
die betreffende Zeile bzw. Wortleitung des Speicherzellenfelds aktiviert.
Dies hat zur Folge, dass zwischen den Bitleitungen von Bitleitungspaaren,
welche mit den freigeschalteten Speicherzellen verbunden sind, wiederum
jeweils eine Ladungsdifferenz hervorgerufen wird, welche durch primäre Auslesverstärker verstärkt wird.
Durch Aktivieren der betreffenden Spalte kann der ausgewählten Speicherzelle
anschließend
das einzuschreibende Datum mit Hilfe des sekundären und des entsprechenden
primären
Ausleseverstärkers
aufgeprägt werden,
wobei das zu schreibende Signal von dem bestehenden schwächeren Signal
der Speicherzelle nicht beeinflusst wird. Das bestehende schwächere Signal
der Speicherzelle wird aufgrund der Treiberstär ke der eingesetzten Ausleseverstärker überschrieben.
Die Signalpegel der weiteren Bitleitungspaare werden von dem Schreibvorgang
nicht beeinflusst, sondern wie beim Lesevorgang lediglich von den
primären
Ausleseverstärkern
verstärkt.
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Bei
der Herstellung von DRAM-Speichern treten nahezu unvermeidbar Fehler
auf, die einzelne Speicherzellen bzw. Gruppen von Speicherzellen
betreffen. Um die Ausbeute an verwendbaren Speichern nach der Produktion
zu erhöhen,
werden in den Speichern üblicherweise
redundante Speicherzellen mitprozessiert, um fehlerhafte Speicherzellen im
Rahmen eines Speicherzugriffs zu ersetzen. In der Regel werden gleich
ganze Zellenfeldelemente, d.h. Zeilen bzw. Spalten, die die betroffenen
fehlerhaften Speicherzellen enthalten, durch redundante Zellenfeldelemente
ersetzt.
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Zu
diesem Zweck sind die in einem Speicher vorgesehenen Aktivierungsvorrichtungen
mit programmierbaren Schmelzsicherungen versehen, welche als Fuses
bezeichnet werden. Nach der Herstellung eines Speichers werden mit
Hilfe eines Testsystems Funktionstests an dem Speicher durchgeführt, um
die Adressen von fehlerhaften Zellenfeldelementen mit defekten Speicherzellen
zu ermitteln. Diese Adressen, im Folgenden als Fehleradressen bezeichnet,
werden in die Fuses einprogrammiert. Meistens werden so genannte
Laserfuses verwendet, die in einem entsprechenden Laser-Trimming-Prozess
mit Hilfe eines Laserstrahls zum Hinterlegen der Fehleradressen
durchtrennt werden können.
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Zum
Ersetzen von fehlerhaften Speicherzellen im Rahmen eines Speicherzugriffs
wird die an eine Aktivierungsvorrichtung angelegte Adresse mit in
den Fuses hinterlegten Fehleradressen verglichen. Bei einer Übereinstimmung
zwischen der angelegten Adresse und einer der Fehleradressen wird
eine fehlerhafte Zeile bzw. eine fehlerhafte Spalte mit Hilfe der
Aktivierungsvorrichtung deaktiviert sowie anstelle der betreffenden fehlerhaften
Zeile bzw. Spalte eine redundante Zeile bzw. Spalte aktiviert.
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Dabei
besteht das Problem, dass das Aktivieren eines Zellenfeldelements
durch eine Aktivierungsvorrichtung bei einer an die Aktivierungsvorrichtung
angelegten Adresse schneller durchgeführt werden kann als das Vergleichen
der angelegten Adresse mit Fehleradressen und Deaktivieren eines fehlerhaften
Zellenfeldelements. Insbesondere beim Aktivieren einer Spalte im
Rahmen eines Lesezugriffs ergibt sich hierdurch die Gefahr, dass
eine gespeicherte Information sowohl aus einer fehlerhaften Spalte
als auch aus einer redundanten Spalte ausgelesen sowie über entsprechende
Datenleitungen an einen sekundären
Ausleseverstärker
und damit auf den Datenbus des Speichers gesendet werden, wodurch
das Ausleseergebnis fehlerhaft ist.
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Aus
diesem Grund wird das Aktivieren eines Zellenfeldelements durch
eine Aktivierungsvorrichtung eine vorgegebene Zeitdauer ab Anlegen
der entsprechenden Adresse verzögert,
um ein Zugreifen auf ein fehlerhaftes Zellenfeldelement zu vermeiden.
Eine derartige Vorgehensweise hat jedoch eine längere Zugriffszeit und damit
eine erhöhte
Latenzzeit des betreffenden Speichers zur Folge.
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Die
Aufgabe der vorliegenden Erfindung besteht darin, ein schnelleres
Verfahren zum Zugreifen auf einen Speicher sowie einen Speicher
mit einer geringeren Zugriffszeit bereitzustellen.
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Diese
Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und einen Speicher
gemäß Anspruch
8 gelöst.
Weitere vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Erfindungsgemäß wird ein
Verfahren zum Zugreifen auf einen Speicher vorgeschlagen, wobei der
Speicher ein Zellenfeld mit einer Anzahl von in Zellenfeldelementen
angeordneten Speicherzellen aufweist. Beim Zugreifen auf eine in
einem Zellenfeldelement des Speichers angeordnete Speicherzelle
wird eine Adresse des betreffenden Zellenfeldelements an eine Aktivierungsvorrichtung
des Speichers angelegt, um das betreffende Zellenfeldelement für den Speicherzugriff
zu aktivieren. Die angelegte Adresse wird mit in der Aktivierungsvorrichtung
hinterlegten Fehleradressen verglichen, welche fehlerhaften Zellenfeldelementen
mit fehlerhaften Speicherzellen zugeordnet sind. Bei einer Übereinstimmung
zwischen der angelegten Adresse und einer der Fehleradressen wird
mit Hilfe der Aktivierungsvorrichtung anstelle des betreffenden
fehlerhaften Zellenfeldelements ein redundantes Zellenfeldelement
aktiviert. Das erfindungsgemäße Verfahren zeichnet
sich dadurch aus, dass das betreffende fehlerhafte Zellenfeldelement
vor dem Anlegen der dem betreffenden fehlerhaften Zellenfeldelement
zugehörigen
Adresse an die Aktivierungsvorrichtung des Speichers deaktiviert
wird.
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Im
Gegensatz zu herkömmlichen
Verfahren, bei denen im Rahmen eines Speicherzugriffs erst nach
einem Anlegen einer Adresse an eine Aktivierungsvorrichtung des
Speichers und einer festgestellten Übereinstimmung zwischen der
angelegten Adresse und in der Aktivierungsvorrichtung hinterlegten
Fehleradressen ein betreffendes fehlerhaftes Zellenfeldelement deaktiviert
wird, wird bei dem erfindungsgemäßen Verfahren
das fehlerhafte Zellenfeldelement bereits vor dem Anlegen der betreffenden zugehörigen Adresse
deaktiviert. Auf diese Weise besteht die Möglichkeit, ein (beliebiges)
adressiertes Zellenfeldelement direkt nach einem Anlegen der zugehörigen Adresse
an die Aktivierungsvorrichtung zu aktivieren, ohne die Aktivierung
des Zellenfeldelements für
eine vorgegebene Zeitdauer zu verzögern, wodurch ein Speicherzugriff
mit einer geringeren Zugriffszeit durchgeführt werden kann. Dabei ist
das erfindungsgemäße Verfahren
sowohl auf einen Lese- als auch auf einen Schreibvorgang anwendbar.
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Gemäß einer
bevorzugten Ausführungsform werden
vor einem ersten Anlegen einer einem Zellenfeldelement zugehörigen Adresse
an die Aktivierungsvorrichtung alle fehlerhaften Zellenfeldelemente
des Zellenfelds des Speichers deaktiviert. Auf diese Weise wird
die Gefahr eines Zugreifens auf ein fehlerhaftes Zellenfeldelement
mit einer hohen Zuverlässigkeit
vermieden.
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In
einer weiteren bevorzugten Ausführungsform
weist das Zellenfeld Zeilen und Spalten auf, in welchen die Speicherzellen
angeordnet sind, wobei ein Zellenfeldelement eine Spalte des Zellenfelds des
Speichers darstellt. Eine fehlerhafte Spalte wird vor dem Anlegen
einer der betreffenden Spalte zugehörigen Adresse an die Aktivierungsvorrichtung
des Speichers deaktiviert, um die insbesondere einen Lesevorgang
beeinträchtigende
Gefahr eines Zugreifens auf eine fehlerhafte Spalte vor einer Deaktivierung
der fehlerhaften Spalte zu vermeiden.
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Gemäß einer
weiteren bevorzugten Ausführungsform
wird beim Zugreifen auf eine in einer Zeile und in einer Spalte
angeordnete Speicherzelle vor einem Aktivieren einer Spalte zunächst die
betreffende Zeile aktiviert, wobei eine fehlerhafte Spalte beim
Aktivieren der betreffenden Zeile deaktiviert wird. Eine derartige
Vorgehensweise wird insbesondere in solchen Fällen herangezogen, in denen
das Zellenfeld des Speichers in mehrere Reihenblöcke unterteilt ist, wobei mehrere
Spalten von verschiedenen Reihenblöcken jeweils durch ein gemeinsames,
von der Aktivierungsvorrichtung generiertes Spaltenauswahlsignal
aktiviert werden können.
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Gemäß einer
alternativen bevorzugten Ausführungsform
wird eine fehlerhafte Spalte bereits bei einem Einschalten des Speichers
deaktiviert. Ein solches Vorgehen wird insbesondere in solchen Fällen vorgenommen,
in denen bei einem in mehrere Reihenblöcke unterteilten Zellenfeld
eines Speichers Spalten von verschiedenen Reihenblöcken jeweils einzeln
durch von der Aktivierungsvorrichtung generierte, den einzelnen
Spalten jeweils zugeordnete Spaltenauswahlsignale aktiviert werden.
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Gemäß einer
weiteren bevorzugten Ausführungsform
weist das Zellenfeld Zeilen und Spalten auf, in welchen die Speicherzellen
angeordnet sind, wobei ein Zellenfeldelement eine Zeile des Zellenfelds
des Speichers darstellt. Eine fehlerhafte Zeile wird vor dem Anlegen
einer der betreffenden Zeile zugehörigen Adresse an die Aktivierungsvorrichtung des
Speichers deaktiviert. Hierdurch wird die Gefahr eines Aktivierens
einer fehlerhaften Zeile vor einem Deaktivieren der betreffenden
Zeile vermieden.
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In
entsprechender Weise wird eine fehlerhafte Zeile hierbei vorzugsweise
bereits bei einem Einschalten des Speichers deaktiviert.
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Erfindungsgemäß wird des
Weiteren ein Speicher vorgeschlagen, bei dem eine Ausführungsform
des oben beschriebenen erfindungsgemäßen Verfahrens durchgeführt wird.
Der Speicher weist ein Zellenfeld mit einer Anzahl von in Zellenfeldelementen
angeordneten Speicherzellen sowie eine Aktivierungsvorrichtung zum
Aktivieren eines Zellenfeldelements für einen Speicherzugriff auf.
Beim Zugreifen auf eine in einem Zellenfeldelement des Speichers angeordnete
Speicherzelle wird eine Adresse des betreffenden Zellenfeldelements
an die Aktivierungsvorrichtung angelegt, um das betreffende Zellenfeldelement
für den
Speicherzugriff zu aktivieren. Die angelegte Adresse wird mit in
der Aktivierungsvorrichtung hinterlegten Fehleradressen verglichen,
welche fehlerhaften Zellenfeldelementen zugeordnet sind. Bei einer Übereinstimmung
zwischen der angelegten Adresse und einer der Fehleradressen wird
mit Hilfe der Aktivierungsvorrichtung anstelle des betreffenden
fehlerhaften Zellenfeldelements ein redundantes Zellenfeldelement
aktiviert. In erfindungsgemäßer Weise
ist der Speicher ausgebildet, das betreffende fehlerhafte Zellenfeldelement
vor dem Anlegen der dem betreffenden Zellenfeldelement zugehörigen Adresse
an die Aktivierungsvorrichtung zu deaktivieren.
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Da
bei dem erfindungsgemäßen Speicher ein
fehlerhaftes Zellenfeldelement schon vor dem Anlegen der dem betreffenden
Zellenfeldelement zugehörigen
Adresse an die Aktivierungsvorrichtung deaktiviert wird, ist es
möglich,
ein (beliebiges) adressiertes Zellenfeldelement unmittelbar nach
Anlegen der dem Zellenfeldelement zugehörigen Adresse an die Aktivierungsvorrichtung
zu aktivieren, ohne die Aktivierung des Zellenfeldelements zu verzögern. Infolgedessen
weist der erfindungsgemäße Speicher eine
geringe Zugriffszeit auf.
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Die
Erfindung wird im Folgenden anhand der Figuren näher erläutert. Es zeigen:
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1 eine
schematische Darstellung eines DRAM-Speichers sowie eine vergrößerte Darstellung eines
Bankelements des DRAMs;
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2 eine
vergrößerte Darstellung
eines Ausschnitts eines DRAM-LDQ-Blocks des Bankelements von 1;
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3 eine
weitere vergrößerte Darstellung eines
Ausschnitts des DRAM-LDQ-Blocks zur Erläuterung eines herkömmlichen
Verfahrens zum Zugreifen auf den DRAM;
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4 eine 3 entsprechende
vergrößerte Darstellung
eines Ausschnitts eines DRAM-LDQ-Blocks zur Erläuterung einer bevorzugten Ausführungsform
eines erfindungsgemäßen Verfahrens
zum Zugreifen auf den DRAM; und
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5 eine
weitere 3 entsprechende vergrößerte Darstellung
eines Ausschnitts eines DRAM-LDQ-Blocks zur Erläuterung einer weiteren bevorzugten
Ausführungsform
eines erfindungsgemäßen Verfahrens.
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1 zeigt
eine schematische Darstellung eines DRAM-Speichers 1, welcher ein Zellenfeld 10 mit
in Zeilen und Spalten matrixförmig
angeordneten Speicherzellen (nicht ge zeigt) aufweist. Die Speicherzellen,
welche jeweils einen Speicherkondensator und einen Speichertransistor
aufweisen, sind dabei über
Wortleitungen und Bitleitungen (nicht gezeigt) adressierbar. Die
Wortleitungen sind mit Aktivierungsvorrichtungen 12 verbunden,
welche am Rand des DRAMs 1 angeordnet sind. Durch Anlegen einer
Zeilenadresse bzw. Wortleitungsadresse WA an eine der Aktivierungsvorrichtungen 12 im
Rahmen eines Speicherzugriffs wird eine der Zeilenadresse WA zugeordnete
Zeile bzw. Wortleitung aktiviert.
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Das
Zellenfeld 10 ist in vier Bänke 11 unterteilt,
auf die gleichzeitig für
einen Lese- bzw. Schreibvorgang zugegriffen werden kann. Zu diesem
Zweck weist jede Bank 11 eine Aktivierungsvorrichtung 12 für eine Zeilenaktivierung
auf.
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Jede
Bank 11 ist weiter in vier Bankelemente 13 unterteilt.
Wie anhand der vergrößerten Darstellung
eines Bankelements 13 des DRAMs 1 ersichtlich wird,
weist jedes Bankelement 13 vier sogenannte DRAM-LDQ-Blöcke 14 auf,
welche mit einer weiteren Aktivierungsvorrichtung 30 der
jeweiligen Bank 11 für eine
Spaltenaktivierung verbunden sind. Durch Anlegen einer Spaltenadresse
bzw. Bitleitungsadresse BA an eine Aktivierungsvorrichtung 30 im
Rahmen eines Speicherzugriffs wird eine der Spaltenadresse BA zugeordnete
Spalte aktiviert.
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Die 2 und 3 zeigen
eine vergrößerte Darstellung
eines Ausschnitts eines DRAM-LDQ-Blocks 14 des Bankelements 13 von 1.
Anhand dieser Darstellung wird die Unterteilung eines DRAM-LDQ-Blocks 14 in
sogenannte Reihenblöcke 15 ersichtlich,
in welchen die Speicherzellen angeordnet sind. Die Reihenblöcke 15 erstrecken sich
dabei über
sämtliche
Bankelemente 13 einer Bank 11. Anhand der vergrößerten Darstellung
wird weiter der Aufbau einer Aktivierungsvorrichtung 30 deutlich,
welche einen Spaltendecoder 31 und eine Fuseeinrichtung 32 aufweist.
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In 3 sind
des Weiteren in Bitleitungspaaren 21 organisierte Bitleitungen
dargestellt, welche mit primären
Ausleseverstärkern
verbunden sind. Die primären
Ausleseverstärker
sind dabei in Ausleseverstärkerstreifen 16 an
beiden Seiten eines Reihenblocks 15 angeordnet, wobei die
primären
Ausleseverstärker
für in
einem Reihenblock 15 untereinander liegende Bitleitungspaare 21 jeweils
an gegenüberliegenden
Seiten des jeweiligen Reihenblocks 15 liegen, so dass jedes
zweite Bitleitungspaar 21 mit primären Ausleseverstärkern auf
einer Seite verbunden ist. Aus Gründen der Übersichtlichkeit sind in 3 Bitleitungspaare 21 lediglich
des an der linken Seite des DRAM-LDQ-Blocks 14 angeordneten
Reihenblocks 15 dargestellt.
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Zum
Auslesen des gespeicherten Inhalts einer Speicherzelle wird zunächst eine
zugehörige Bank 11 adressiert
sowie eine Zeilenadresse WA der betreffenden Zeile an eine entsprechende
Aktivierungsvorrichtung 12 angelegt (siehe 1),
um die Zeile bzw. Wortleitung zu aktivieren. Auf diese Weise werden
die Speicherkondensatoren der Speicherzellen der betreffenden Wortleitung
mit jeweils einer der Bitleitungen eines Bitleitungspaares 21 verbunden, wodurch
jeweils ein geringer Ladungsunterschied auf den Bitleitungen eines
Bitleitungspaares 21 entsteht, welcher durch einen zugeordneten
Ausleseverstärker
in einem Ausleseverstärkerstreifen 16 verstärkt wird.
Die Polarität
des Ladungsunterschiedes entspricht hierbei der gespeicherten Information
der Speicherzelle.
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Der
DRAM 1 weist weiter sekundäre Ausleseverstärker 20 auf,
die jeweils einer Gruppe von primären Ausleseverstärkern bzw.
mit den primären Ausleseverstärkern verbundenen
Bitleitungspaaren 21 zugeordnet sind. Mit Hilfe der sekundären Ausleseverstärker 20,
welche über
entsprechende Datenleitungen an den Datenbus (nicht gezeigt) des DRAMs 1 angeschlossen
sind, wird das von den primären
Ausleseverstärkern
ausgelesene Datum verstärkt
und gespeichert. Zu diesem Zweck können die Bitleitungspaare 21 über Auslesedatenleitungspaare 17,
auch als LDQ-Leitungen (lower data quest) bezeichnet, und Masterdatenleitungspaare 19,
auch als MDQ-Leitungen (master data quest) bezeichnet, mit den zugehörigen sekundären Ausleseverstärkern 20 verbunden
werden.
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Hierzu
wird – im
Anschluss an das oben beschriebene Aktivieren einer entsprechenden
Zeile – eine
Spaltenadresse BA an eine Aktivierungsvorrichtung 30 bzw.
an einen Spaltendecoder 31 einer Aktivierungsvorrichtung 30 angelegt.
Abhängig
von der angelegten Spaltenadresse BA wird von dem Spaltendecoder 31 ein
Spaltenauswahlsignal generiert, welches auf eine zugehörige Spaltenauswahlleitung 23,
auch als CSL-Leitung (column select line) bezeichnet, angelegt wird.
Dies hat zur Folge, dass eine von der Spaltenauswahlleitung 23 angesteuerte Schalteinrichtung 29 geschlossen
wird und ein der betreffenden Spalte bzw. Spaltenauswahlleitung 23 zugeordnetes
Bitleitungspaar 21 in einem Reihenblock 15 über die
Schalteinrichtung 29 mit einem Auslesedatenleitungspaar 17 verbunden
wird, wodurch der Ladungsunterschied des Bitleitungspaares 21 auf
dem betreffenden Auslesedatenleitungspaar 17 anliegt. Auf
diese Weise ist die entsprechende Spalte aktiviert.
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Bei
dem in 3 dargestellten Ausführungsbeispiel sind jeweils
zwei in einem Reihenblock 15 untereinander angeordnete
Bitleitungspaare 21 einer Spaltenauswahlleitung 23 zugeordnet.
Infolgedessen werden durch Anlegen eines Spaltenauswahlsignals auf
eine Spaltenauswahlleitung 23 zwei Schalteinrichtungen 29,
welche auf beiden Seiten eines Reihenblocks 15 angeordnet
sind, aktiviert, so dass die betreffenden Bitleitungspaare 21 mit
auf beiden Seiten des Reihenblocks 15 angeordneten Auslesedatenleitungspaaren 17 verbunden
werden.
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Die
Auslesedatenleitungspaare 17 sind über weitere Schalteinrichtungen 19 mit
den Masterdatenleitungspaaren 18 verbunden. Über die
Masterdatenleitungspaare 18 übernehmen die sekundären Ausleseverstärker 20 die
Daten aus den Auslesedatenleitungspaaren 17. Die Schalteinrichtungen 19 werden über einen als
Reihenblockadresse bezeichneten Teil der Zeilenadresse WA angesteuert,
welcher angibt, aus welchem der Reihenblöcke 15 die Daten ausgelesen
werden sollen.
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Zum
Beschreiben einer Speicherzelle des DRAMs 1 wird in entsprechender
Weise zunächst eine
die betreffende Speicherzelle enthaltende Zeile durch Anlegen der
betreffenden Zeilenadresse WA an eine Aktivierungsvorrichtung 12 einer
Bank 11 aktiviert. Infolgedessen wird zwischen den Bitleitungen von
Bitleitungspaaren 21, welche mit den freigeschalteten Speicherzellen
der betreffenden Zeile verbunden sind, wiederum jeweils eine Potenzialdifferenz
hervorgerufen und durch primäre
Auslesverstärker
verstärkt.
Durch nachfolgendes Anlegen der betreffenden Spaltenadresse BA an
eine Aktivierungsvorrichtung 30 bzw. einen Spaltendecoder 31 einer Aktivierungsvorrichtung 30 wird
wiederum die zugehörige
Spalte aktiviert, d.h. dass durch Anlegen eines Spaltenauswahlsignals
auf eine entsprechende Spaltenauswahlleitung 23 ein der
betreffenden Spalte bzw. Spaltenauswahlleitung 23 zugeordnetes
Bitleitungspaar 21 eines Reihenblocks 15 über eine Schalteinrichtung 29 mit
einem Auslesedatenleitungspaar 17 verbunden wird.
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Durch
Ansteuern einer Schalteinrichtung 19 über die entsprechende Reihenblockadresse
wird das betreffende Auslesedatenleitungspaar 17 mit einem
Masterdatenleitungspaar 18 und damit einem sekundären Auslesverstärker 20 verbunden. Über den
sekundären
Ausleseverstärker 20 und
den entsprechenden primären
Ausleseverstärker
wird die ausgewählte
Speicherzelle beschrieben, wobei ein bestehendes schwächeres Signal
der Speicherzelle von dem zu schreibenden Signal überschrieben
wird. Die verstärkten
Signalpegel der weiteren Bitleitungspaare 21 werden von
dem Schreibvorgang nicht beeinflusst, sondern wie beim Lesevorgang
lediglich von den primären
Ausleseverstärkern
verstärkt.
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Um
fehlerhafte Speicherzellen bzw. fehlerhafte Spalten im Rahmen eines
Speicherzugriffs zu ersetzen, weisen die DRAM- LDQ-Blöcke 14 des DRAMs 1 wie
in 3 dargestellt redundante Speicherzellen mit redundanten
Bitleitungspaaren 22 auf, welche durch Ansteuern von Schalteinrichtungen 29 über entsprechende
redundante Spaltenauswahlleitungen 24 mit Auslesedatenleitungspaaren 17 verbunden
werden können.
Aus Gründen
der Übersichtlichkeit
sind in 3 lediglich zwei redundante
Bitleitungspaare 22 und eine redundante Spaltenauswahlleitung 24 dargestellt.
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Zum
Ersetzen einer fehlerhaften Spalte im Rahmen eines Speicherzugriffs
weist eine Aktivierungsvorrichtung 30 neben dem Spaltendecoder 31 eine
Fuseeinrichtung 32 auf. In der Fuseeinrichtung 32,
welche beispielsweise Laserfuses umfasst, sind nach einem Funktionstest
des DRAMs 1 ermittelte Fehleradressen von fehlerhaften
Spalten hinterlegt. Eine an die Aktivierungsvorrichtung 30 angelegte Spaltenadresse
BA wird neben dem Spaltendecoder 31 auch der Fuseeinrichtung 32 zugeführt, um
die angelegte Spaltenadresse BA mit den Fehleradressen zu vergleichen.
Herkömmlicherweise
wird bei einer Übereinstimmung
zwischen der angelegten Adresse und einer der Fehleradressen ein
entsprechendes Deaktivierungssignal von der Fuseeinrichtung 32 an den
Spaltendecoder 31 übermittelt,
so dass die der fehlerhaften Spalte zugeordnete Spaltenauswahlleitung 23 und
damit die fehlerhafte Spalte deaktiviert und eine redundante Spaltenauswahlleitung 24 zur Aktivierung
einer redundanten Spalte aktiviert wird. Im Anschluss an das Zugreifen
auf eine redundante Spalte wird die Deaktivierung einer fehlerhaften
Spalte in der Regel wieder aufgehoben.
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Da
die Spaltenadresse BA im Rahmen eines Speicherzugriffs jedoch auch
an dem Spaltendecoder 31 anliegt und ein hierdurch veranlasstes
Aktivieren einer Spalte über
eine entsprechende Spaltenauswahlleitung 23 schneller durchgeführt werden kann
als das Vergleichen der angelegten Adresse mit Fehleradressen und
einem anschließenden
Deaktivieren einer als fehlerhaft erkannten Spalte durch Deaktivieren
der entsprechenden Spaltenauswahlleitung 23, besteht bei
herkömmlichen
Speicher zugriffsverfahren das Problem, dass sowohl eine fehlerhafte Spalte
als auch eine redundante Spalte aktiviert werden, d.h. dass sowohl
ein fehlerhaftes Bitleitungspaar 21 bzw. ein mit einer
fehlerhaften Speicherzelle verbundenes Bitleitungspaar 21 als
auch ein redundantes Bitleitungspaar 22 über Schalteinrichtungen 29 mit
einem gemeinsamen Auslesedatenleitungspaar 17 verbunden
werden. Hierdurch ergibt sich insbesondere bei einem Lesevorgang
die Gefahr, dass Ladungssignale sowohl von einer fehlerhaften Spalte bzw.
von einem fehlerhaften Bitleitungspaar 21 als auch von
einer redundanten Spalte bzw. einem redundanten Bitleitungspaar 22 auf
ein gemeinsames Auslesedatenleitungspaar 17 angelegt und
damit an einen sekundären
Ausleseverstärker 20 übermittelt werden,
wodurch das Ausleseergebnis verfälscht wird.
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Bei
herkömmlichen
Speicherzugriffsverfahren wird daher ein Aktivieren einer Spalte
durch den Spaltendecoder 31 eine vorgegebene Zeitdauer
ab Anlegen der entsprechenden Adresse verzögert, um ein Aktivieren einer
fehlerhaften Spalte zu vermeiden. Eine derartige Vorgehensweise
ist jedoch mit einer erhöhten
Zugriffszeit für
einen Speicherzugriff verbunden.
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Um
einen solchen Nachteil zu vermeiden, wird in erfindungsgemäßer Weise
vorgeschlagen, bereits vor einem ersten Anlegen einer Adresse einer Speicherzelle
an eine Aktivierungsvorrichtung 30 alle fehlerhaften Spalten
auf der Grundlage der in der Fuseeinrichtung 32 hinterlegten
Fehleradressen zu deaktivieren. Anhand der folgenden 4 und 5,
welche 3 entsprechende vergrößerte Darstellungen eines Ausschnitts
eines DRAM-LDQ-Blocks 14 enthalten, werden bevorzugte Ausführungsformen
eines erfindungsgemäßen Verfahrens
erläutert.
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Bei
dem in 4 dargestellten DRAM-LDQ-Block 14 wird
jeweils eine Spaltenauswahlleitung 23 eingesetzt, um Bitleitungspaare 21 verschiedener
Reihenblöcke 15 schaltbar über entsprechende
Schalteinrichtungen 29 mit Auslesedatenlei tungspaaren 17 zu
verbinden. Ein über
eine einzelne Spaltenauswahlleitung 23 angelegtes Spaltenauswahlsignal
wird somit über
mehrere nebeneinander angeordnete Reihenblöcke 15 "verteilt", d.h. dass einzelne „nebeneinander" angeordnete Spalten
von unterschiedlichen Reihenblöcken 15 durch
ein gemeinsames Spaltenauswahlsignal aktiviert werden können.
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In
einem solchen Fall werden erfindungsgemäß sämtliche in der Fuseeinrichtung 32 hinterlegten Fehleradressen
beim Aktivieren einer Zeile bzw. Wortleitung dekodiert und fehlerhafte
Spalten bzw. Bitleitungspaare 21 durch Deaktivieren der
entsprechenden zugeordneten Spaltenauswahlleitungen 23 mit
Hilfe der Aktivierungsvorrichtung 30 deaktiviert. Zu diesem
Zweck wird der Fuseeinrichtung 32 wie in 4 dargestellt
die Zeilenadresse WA zugeführt, um
sicherzustellen, dass eine Spaltenauswahlleitung 23 nur
für den
Fall deaktiviert wird, dass ein Zugreifen auf ein in einem bestimmten
Reihenblock 15 angeordnetes fehlerhaftes Bitleitungspaar 21 unterdrückt ist,
wohingegen ein Zugreifen auf ein intaktes Bitleitungspaar 21 in
einem anderen Reihenblock 15 durch dieselbe Spaltenauswahlleitung 23 weiterhin durchführbar bleibt.
Anstelle der Zeilenadresse WA kann der Fuseeinrichtung 32 auch
lediglich eine sich auf den betreffenden Reihenblock 15 beziehende Reihenblockadresse
zugeführt
werden. Beim Zurücksetzten
einer entsprechenden Wortleitung im Anschluss an das Zugreifen auf
eine redundante Speicherzelle wird die Deaktivierung der fehlerhaften Spalten
wieder aufgehoben.
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Eine
solche Vorgehensweise macht es möglich,
eine Spalte unmittelbar nach Anlegen der entsprechenden Adresse
an einen Spaltendecoder 31 zu aktivieren, ohne den Spaltenzugriff
zu verzögern, wodurch
ein Speicherzugriff mit einer geringeren Zugriffszeit durchgeführt werden
kann. Dabei ist das Verfahren sowohl auf einen Lese- als auch auf
einen Schreibvorgang anwendbar. Bei einem Spaltenzugriff wird der
Fuseeinrichtung 32 weiterhin die Spaltenadresse BA sowie,
da ein Spaltenauswahlsignal in mehreren Reihenblöcken 15 zur Ansteuerung
von Schalteinrichtungen 29 zur Anwendung kommt, auch die
Wortleitungsadresse WA bzw. die entsprechende Reihenblockadresse
zugeführt,
um im Falle einer Übereinstimmung
mit den in der Fuseeinrichtung 32 hinterlegten Fehleradressen
eine redundante Spalte durch Anlegen eines Spaltenauswahlsignals
auf eine redundante Spaltenauswahlleitung 24 zu aktivieren.
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Bei
dem in 5 dargestellten DRAM-LDQ-Block 14 werden
einzelne Spaltenauswahlleitungen 23 hingegen lediglich
zum schaltbaren Verbinden von in jeweils einem Reihenblock angeordneten
Bitleitungspaaren 21 mit Auslesedatenleitungspaaren 17 eingesetzt.
Ein an eine einzelne Spaltenauswahlleitung 23 angelegtes
Spaltenauswahlsignal wird somit nicht auf verschiedene Reihenblöcke 15 zum
Ansteuern von Schalteinrichtungen 29 verteilt.
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In
einem solchen Fall können
die in der Fuseeinrichtung 32 hinterlegten Fehleradressen
bereits bei einem Einschalten des DRAMs 1 ausgewertet sowie
alle fehlerhaften Spalten bzw. Bitleitungspaare 21 durch
Deaktivieren der entsprechenden zugeordneten Spaltenauswahlleitungen 23 mit
Hilfe der Aktivierungsvorrichtung 30 deaktiviert werden.
Die Deaktivierung der fehlerhaften Spalten wird vorzugsweise erst
durch das Ausschalten des DRAMs 1 wieder aufgehoben. Auch
auf diese Weise ist eine Verzögerung des
Aktivierens einer Spalte entbehrlich, so dass eine Spalte direkt
nach Anlegen der entsprechenden Adresse an einen Spaltendecoder 31 aktiviert
werden kann, was eine schnelle Zugriffszeit bei einem Speicherzugriff
zur Folge hat. Auch dieses Verfahren ist sowohl auf einen Lese-
als auch auf einen Schreibvorgang anwendbar.
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Bei
einem Spaltenzugriff wird der Fuseeinrichtung 32 weiterhin
die entsprechende Spaltenadresse BA zugeführt, um im Falle einer Übereinstimmung
mit den in der Fuseeinrichtung 32 hinterlegten Fehleradressen
eine redundante Spalte durch Anlegen eines Spaltenauswahlsignals
auf eine redundante Spaltenauswahlleitung 24 zu aktivieren.
Da auch die redundanten Spaltenauswahlleitungen 24 lediglich
zur Ansteuerung von Bitleitungspaaren 21 in einzelnen Reihenblöcken 15 vorgesehen
sind, wird an die Fuseeinrichtung 32 hierbei keine Zeilenadresse angelegt.
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Die
anhand der 4 und 5 erläuterten Ausführungsformen
eines erfindungsgemäßen Verfahrens
sind nicht auf einen DRAM-Speicher
mit der in den Figuren dargestellten Struktur eingeschränkt. Die
erfindungsgemäßen Verfahren
lassen sich in entsprechender Weise zum Ersetzen von fehlerhaften Zellenfeldelementen
durch redundante Zellenfeldelemente bei Speichern mit einem anderen
Aufbau heranziehen.
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Darüber hinaus
existieren weitere Ausführungsformen
eines erfindungsgemäßen Verfahrens, bei
denen neben oder anstelle eines Ersetzens von fehlerhaften Spalten
durch redundante Spalten ein Ersetzen von fehlerhaften Zeilen bzw.
Wortleitungen durch redundante Zeilen bzw. Wortleitungen durchgeführt wird.
Zu diesem Zweck weisen für
eine Zeilenaktivierung vorgesehene Aktivierungsvorrichtungen eines
Speichers wie beispielsweise die in 1 dargestellten
Aktivierungsvorrichtungen 12 entsprechend den Aktivierungsvorrichtungen 30 Zeilendecoder
und Fuseeinrichtungen (nicht gezeigt) auf, wobei in den Fuseeinrichtungen
Fehleradressen von fehlerhaften Zeilen hinterlegt sind.
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In
erfindungsgemäßer Weise
wird eine fehlerhafte Zeile bzw. werden alle fehlerhaften Zeilen hierbei
vor einem Adressieren der betreffenden Zeile(n) durch Dekodieren
der in den Fuseeinrichtungen hinterlegten Fehleradressen deaktiviert.
Vorzugsweise werden fehlerhafte Zeilen bereits bei einem Einschalten
des DRAMs deaktiviert. Ein Aktivieren einer redundanten Zeile erfolgt
in entsprechender Weise durch Anlegen einer Zeilenadresse an eine
Aktivierungsvorrichtung 12 bzw. an eine Fuseeinrichtung
einer Aktivierungsvorrichtung 12 und Feststellen einer Übereinstimmung
zwischen der angelegten Ad resse und den in der Fuseeinrichtung hinterlegten
Fehleradressen.
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Darüber hinaus
sind Ausführungsformen
eines erfindungsgemäßen Verfahrens
vorstellbar, in denen anstelle einzelner Spalten bzw. Zeilen eine Anzahl
von mehreren Spalten bzw. Zeilen gemeinsam durch eine entsprechende
Anzahl von redundanten Spalten bzw. Zeilen ersetzt werden.
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- 1
- DRAM
- 10
- Zellenfeld
- 11
- Bank
- 12
- Aktivierungsvorrichtung
(Zeile)
- 13
- Bankelement
- 14
- DRAM
LDQ Block
- 15
- Reihenblock
- 16
- Ausleseverstärkerstreifen
- 17
- Auslesedatenleitungspaar
- 18
- Masterdatenleitungspaar
- 19
- Schalteinrichtung
- 20
- Sekundärer Ausleseverstärker
- 21
- Bitleitungspaar
- 22
- Redundantes
Bitleitungspaar
- 23
- Spaltenauswahlleitung
- 24
- Redundante
Spaltenauswahlleitung
- 29
- Schalteinrichtung
- 30
- Aktivierungsvorrichtung
(Spalte)
- 31
- Spaltendecoder
- 32
- Fuseeinrichtung
- BA
- Spaltenadresse
- WA
- Zeilenadresse