DE102005061911A1

DE102005061911A1 - Verzögerungsregelschleife, die eine Synchronspiegelverzögerung verwendet

Info

Publication number: DE102005061911A1
Application number: DE102005061911A
Authority: DE
Inventors: Alessandro Minzoni
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-12-23
Filing date: 2005-12-23
Publication date: 2006-07-13
Anticipated expiration: 2025-12-24
Also published as: CN1805287A; US7148729B2; US20060139075A1; DE102005061911B4

Abstract

Eine Verzögerungsregelschleife umfasst eine Schaltung, die dahingehend konfiguriert ist, ein Taktsignal zu empfangen, das Taktsignal durch zwei zu teilen, um ein geteiltes Taktsignal zu liefern, und bezüglich des geteilten Taktsignals einen Bruchteil einer Rückkopplungsverzögerung, der verbleibt, nachdem die Rückkopplungsverzögerung durch ein Vielfaches eines Zyklus des Taktsignals geteilt wurde, zu spiegeln, um ein erstes Signal zu liefern.

Description

Verzögerungsregelschleifen (DLLs – delay locked loops) werden dazu verwendet, eine Datenausgabe aus Schaltungen, z. B. Speicherschaltungen, auf das Taktsignal eines Hosts auszurichten. Eine DLL empfängt ein Taktsignal von einem Host und verzögert das Taktsignal, um ein Ausgangssignal an einen chipexternen Treiber (OCD – off-chip driver) zu liefern, um durch den OCD ausgegebene Daten auf das Taktsignal auszurichten. Die DLL kompensiert Zeitgebungsunterschiede zwischen der Schaltung und dem Host. Üblicherweise umfasst eine DLL eine Verzögerungsleitung, eine Rückkopplungsverzögerung und einen Phasendetektor. Die Verzögerungsleitung verzögert das Taktsignal, um das Ausgangssignal zu liefern. Das Ausgangssignal wird der Rückkopplungsverzögerung geliefert. Die Rückkopplungsverzögerung verzögert das Ausgangssignal, um ein Rückkopplungssignal an den Phasendetektor zu liefern. Die Rückkopplungsverzögerung kompensiert die Zeitgebungsunterschiede zwischen der Schaltung und dem Host. Der Phasendetektor vergleicht das Rückkopplungssignal mit dem Taktsignal und gibt ein Steuersignal aus, um die Verzögerung der Verzögerungsleitung anzupassen, um die Phasendifferenz zwischen dem Taktsignal und dem Rückkopplungssignal auf Null zu reduzieren.

Eine Art von DLL verwendet eine Synchronspiegelverzögerung (SMD – synchronous mirror delay). Eine SMD umfasst üblicherweise einen Freigabeeingang, einen Signaleingang und einen Signalausgang. Wenn das Freigabesignal auf einem logischen Hoch ist, wird eine ansteigende Flanke des Eingangssignals bezüglich der abfallenden Flanke des Freigabesignals gespiegelt. Die ansteigende Flanke des Ausgangssignals wird bezüglich der abfallenden Flanke des Freigabesignals um eine Zeit verzögert, die gleich der Verzögerung zwischen der ansteigenden Flanke des Eingangssignals und der abfallenden Flanke des Freigabesignals ist. Eine SMD kann auch eine abfallende Flanke des Eingangssignals bezüglich einer ansteigenden Flanke des Freigabesignals spiegeln.

Eine auf einer SMD beruhende DLL weist eine Anzahl von Einschränkungen auf. Eine Einschränkung besteht darin, dass die DLL durch die Rückkopplungsverzögerung auf eine maximale Frequenz beschränkt ist. Die Rückkopplungsverzögerung für die DLL kann nicht größer sein als die Zykluszeit des Taktsignals; andernfalls ist die Verzögerung zwischen der ansteigenden Flanke des Eingangssignals und der abfallenden Flanke des Freigabesignals negativ. Um diese Einschränkung zu überwinden, wird das Taktsignal üblicherweise durch zwei, vier, acht oder eine andere geeignete Zahl geteilt, so dass die Rückkopplungsverzögerung geringer ist als die Zykluszeit des geteilten Taktsignals. Jedoch erhöht dieses Verfahren die Anzahl von SMD-Leitungen auf das Doppelte des Divisors des Taktsignals. Wenn das Taktsignal beispielsweise durch vier geteilt wird, sind acht SMD-Leitungen nötig, um die DLL zu bauen. Eine Erhöhung der Anzahl von SMDs erhöht die Kosten der DLL. Eine weitere Einschränkung einer DLL, die eine SMD verwendet, besteht darin, dass, wenn eine zu spiegelnde ansteigende Flanke zu nahe bei der ansteigenden oder abfallenden Flanke des Taktsignals abfällt, die SMD beim Spiegeln des Signals eine schlechte Leistung erbringen kann.

Die Aufgabe der vorliegenden Erfindung besteht darin, Verzögerungsregelschleifen, Verfahren sowie Speicherschaltungen mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch Verzögerungsregelschleifen gemäß den Ansprüchen 1, 9, 13, 30, 35, 36 oder 38, durch eine Speicherschaltung gemäß Anspruch 27 sowie durch Verfahren gemäß Anspruch 19 oder 37 gelöst.

Ein Ausführungsbeispiel der vorliegenden Erfindung liefert eine Verzögerungsregelschleife. Die Verzögerungsregelschleife umfasst eine Schaltung, die dahingehend konfiguriert ist, ein Taktsignal zu empfangen, das Taktsignal durch zwei zu teilen, um ein geteiltes Taktsignal zu liefern, und bezüglich des geteilten Taktsignals einen Bruchteil einer Rückkopplungsverzögerung, der verbleibt, nachdem die Rückkopplungsverzögerung durch ein Vielfaches eines Zyklus des Taktsignals geteilt wurde, zu spiegeln, um ein erstes Signal zu liefern.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die folgenden Zeichnungen näher verständlich. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu in Bezug aufeinander. Gleiche Bezugszeichen benennen entsprechende gleiche Teile.

1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Speichersystems veranschaulicht.

2 ist ein Blockdiagramm, das ein Ausführungsbeispiel einer Verzögerungsregelschleife (DLL) veranschaulicht.

3 ist ein schematisches Diagramm, das ein Ausführungsbeispiel eines Abschnitts der DLL veranschaulicht.

4 ist ein Zeitgebungsdiagramm, das ein Ausführungsbeispiel der Zeitgebung von Signalen für eine Synchronspiegelverzögerung (SMD) veranschaulicht.

5 ist ein Zeitgebungsdiagramm, das ein Ausführungsbeispiel der Zeitgebung von Signalen für den in 3 veranschaulichten Abschnitt der DLL veranschaulicht.

6 ist ein Zeitgebungsdiagramm, das ein Ausführungsbeispiel der Zeitgebung von Signalen für eine Nutzleistungswiederherstellungsschaltung veranschaulicht.

7 ist ein Zeitgebungsdiagramm, das ein Ausführungsbeispiel der Zeitgebung von Signalen für die DLL veranschaulicht.

8 ist ein Zeitgebungsdiagramm, das ein Ausführungsbeispiel von Beschränkungen einer SMD veranschaulicht.

9 ist ein schematisches Diagramm, das ein weiteres Ausführungsbeispiel eines Abschnitts der DLL zum Kompensieren der Beschränkungen der SMD veranschaulicht.

10A ist ein Zeitgebungsdiagramm, das ein Ausführungsbeispiel eines Auswählens eines Rückkopplungssignals zur Verwendung für den in 9 veranschaulichten Abschnitt der DLL veranschaulicht.

10B ist eine Tabelle, die ein Ausführungsbeispiel der Auswahlkriterien zum Auswählen des Rückkopplungssignals zur Verwendung für den in 9 veranschaulichten Abschnitt der DLL veranschaulicht.

11 ist ein Zeitgebungsdiagramm, das ein Ausführungsbeispiel der Zeitgebung von Signalen für den in 9 veranschaulichten Abschnitt der DLL veranschaulicht.

1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Speichersystems 100 veranschaulicht. Das Speichersystem 100 umfasst eine Speicherschaltung 102 und einen Host 106. Bei einem Ausführungsbeispiel ist die Speicherschaltung 102 ein Direktzugriffsspeicher, z. B. ein synchroner dynamischer Direktzugriffsspeicher (SDRAM) oder ein synchroner dynamischer Doppeldatenraten-Direktzugriffsspeicher (DDR-SDRAM). Die Speicherschaltung 102 umfasst eine Verzögerungsregelschleife (DLL) 110. Bei einem Ausführungsbeispiel empfängt die DLL 110 ein Taktsignal, teilt das Taktsignal durch zwei, um ein geteiltes Taktsignal zu liefern, und spiegelt bezüglich des geteilten Taktsignals den Bruchteil einer Rückkopplungsverzögerung, der verbleibt, nachdem die Rückkopplungsverzögerung durch ein Vielfaches eines Zyklus des Taktsignals geteilt wurde.

Bei einem Ausführungsbeispiel verwendet die DLL 110 Synchronspiegelverzögerungen (SMDs), um den Bruchteil der Rückkopplungsverzögerung zu spiegeln. Der Bruchteil der Rückkopplungsverzögerung ist der Teil der Rückkopplungsverzögerung, der ein Vielfaches eines Zyklus des Taktsignals überschreitet. Bei einem Ausführungsbeispiel erzeugt die DLL 110 eine Mehrzahl von Rückkopplungssignalen und eine Mehrzahl von Taktsignalen. Die DLL wählt eines der Mehrzahl von Rückkopplungssignalen aus, um auf der Basis der Position eines Rückkopplungssignals relativ zu den ansteigenden Flanken der Mehrzahl von Taktsignalen zu spiegeln. Das Rückkopplungssignal, das eine ansteigende Flanke aufweist, die von der ansteigenden Flanke und der abfallenden Flanke des Taktsignals am weitesten entfernt ist, wird ausgewählt, um Spiegelungsbeschränkungen der SMD zu vermeiden.

Die Speicherschaltung 102 ist durch eine Kommunikationsverknüpfung 104 mit einem Host 106 elektrisch gekoppelt. Die DLL 110 empfängt ein externes Taktsignal (CLK_EXT-Signal) auf einem CLK_EXT-Signalpfad 112 und ein invertiertes externes Taktsignal (bCLK_EXT-Signal) auf einem bCLK_EXT-Signalpfad 114. Die DLL 110 liefert ein verzögertes Taktsignal (dCLK-Signal) auf einem dCLK-Signalpfad 116 und ein invertiertes verzögertes Taktsignal (bdCLK-Signal) auf dem bdCLK-Signalpfad 118.

Der Host 106 kommuniziert durch die Kommunikationsverknüpfung 104 mit der Speicherschaltung 102. Bei einem Ausführungsbeispiel liefert der Host 106 das CLK_EXT-Signal und das bCLK_EXT-Signal durch die Kommunikationsverknüpfung 104 an die Speicherschaltung 102. Die DLL 110 empfängt das CLK_EXT-Signal und das bCLK_EXT-Signal und verzögert das CLK_EXT- und das bCLK_EXT-Signal durch SMDs auf der Basis eines Rückkopplungssignals. Das Rückkopplungssignal wird aus dem CLK_EXT-Signal und dem bCLK_EXT-Signal erzeugt, indem das CLK_EXT-Signal und das bCLK_EXT-Signal verzögert werden, um Verzögerungen in der Speicherschaltung 102, z. B. Empfängerverzögerungen, Chipexterner-Treiber-Verzögerungen usw., zu kompensieren. Die DLL 110 liefert das dCLK-Signal und das bdCLK-Signal, um aus der Speicherschaltung 102 ausgegebene Daten mit dem CLK_EXT-Signal und dem bCLK_EXT-Signal auszurichten.

2 ist ein Blockdiagramm, das ein Ausführungsbeispiel der DLL 110 veranschaulicht. Die DLL 110 umfasst DLL1/2 120A, DLL1/2 120B und eine Nutzleistungswiederherstellungsschaltung 124. Der CLK_EXT-Signalpfad 112 ist mit dem Takteingang (CLK-Eingang) der DLL1/2 120A und dem invertierten Takteingang (bCLK-Eingang) der DLL1/2 120B elektrisch gekoppelt. Der bCLK_EXT-Signalpfad 114 ist mit dem bCLK-Eingang der DLL1/2 120A und dem CLK-Eingang der DLL1/2 120B elektrisch gekoppelt. Der Ausgang der DLL1/2 120A ist mit dem ersten Eingang (A-Eingang) der Nutzleistungswiederherstellungsschaltung 124 durch einen Ausgangssignalpfad (OUT-Signalpfad) 122A elektrisch gekoppelt. Der Ausgang der DLL1/2 120B ist mit dem zweiten Eingang (B-Eingang) der Nutzleistungswiederherstellungsschaltung 124 durch einen invertierten Ausgangssignalpfad (bOUT-Signalpfad) 122B elektrisch gekoppelt. Der Ausgang (OUT) der Nutzleistungswiederherstellungsschaltung 124 ist mit dem dCLK-Signalpfad 116 elektrisch gekoppelt, und der invertierte Ausgang (bOUT) der Nutzleistungswiederherstellungsschaltung 124 ist mit dem bdCLK-Signalpfad 118 elektrisch gekoppelt.

Die DLL1/2 120A ähnelt der DLL1/2 120B, mit der Ausnahme, dass das CLK_EXT-Signal und das bCLK_EXT-Signal an dem CLK- und dem bCLK-Eingang der DLL1/2 120B vertauscht sind. Die DLL1/2 120A verzögert das CLK_EXT-Signal, indem sie die ansteigenden Flanken des CLK_EXT-Signals spiegelt, und die DLL1/2 120B verzögert das bCLK_EXT-Signal, indem sie die ansteigenden Flanken des bCLK_EXT-Signals spiegelt. Somit gibt die DLL1/2 120A das OUT-Signal, einschließlich der Ansteigende-Flanke-Informationen für das CLK_EXT-Signal, aus, und die DLL1/2 120B gibt das bOUT-Signal, einschließlich der Abfallende-Flanke-Informationen für das CLK_EXT-Signal, aus.

Die Nutzleistungswiederherstellungsschaltung 124 empfängt das OUT-Signal, einschließlich der Ansteigende-Flanke-Informationen für das CLK_EXT-Signal, an dem Eingang A auf dem OUT-Signalpfad 122A und empfängt das bOUT-Signal, einschließlich der Abfallende-Flanke-Informationen für das CLK_EXT-Signal, an dem Eingang B auf dem bOUT-Signalpfad 122B. Ansprechend auf das OUT-Signal und das bOUT-Signal verwendet die Nutzleistungswiederherstellungsschaltung 124 die durch das OUT-Signal gelieferten Ansteigende-Flanke-Informationen und die durch das bOUT-Signal gelieferten Abfallende-Flanke-Informationen, um das verzögerte Taktsignal (dCLK-Signal) auf dem dCLK-Signalpfad 116 und das invertierte verzögerte Taktsignal (bdCLK-Signal) auf dem bdCLK-Signalpfad 118 zu liefern.

3 ist ein schematisches Diagramm, das ein Ausführungsbeispiel der DLL1/2 120 veranschaulicht. Die DLL1/2 120 ist ähnlich der DLL1/2 120A und der DLL1/2 120B. die DLL1/2 120 umfasst einen Taktteiler (DIV/2) 202, eine Rückkopplungsverzögerung 212, SMDs 206 und 210, eine Steuerschaltung 216 und eine Mischschaltung 232. Die Taktteilerschaltung 202 empfängt ein Taktsignal (CLK-Signal) auf einem CLK-Signalpfad 200 und ein invertiertes Taktsignal (bCLK-Signal) auf einem bCLK-Signalpfad 201. Für die DLL1/2 120A ist das CLK-Signal auf dem CLK-Signalpfad 200 das CLK_EXT-Signal auf dem CLK_EXT-Signalpfad 102, und das bCLK-Signal auf dem bCLK-Signalpfad 201 ist das bCLK_EXT-Signal auf dem bCLK_EXT-Signalpfad 114. Für die DLL1/2 120B ist das CLK-Signal auf dem CLK-Signalpfad 200 das bCLK_EXT-Signal auf dem bCLK_EXT-Signalpfad 119, und das bCLK-Signal auf dem bCLK-Signalpfad 201 ist das CLK_EXT-Signal auf dem CLK_EXT-Signalpfad 112.

Der Ausgang (OUT) des Taktteilers 202 ist mit dem Freigabeeingang (EN-Eingang) der SMD 206 und mit einem Eingang der Steuerschaltung 216 durch den CLK2-Signalpfad 204 elektrisch gekoppelt. Der invertierte Ausgang (bOUT) des Taktteilers 202 ist durch einen bCLK2-Signalpfad 208 mit dem Eingang EN der SMD 210 elektrisch gekoppelt. Das CLK-Signal auf dem CLK-Signalpfad 200 wird an den Eingang der Rückkopplungsverzögerung 212 geliefert. Der Ausgang der Rückkopplungsverzögerung 212 ist durch einen Rückkopplungssignalpfad (FB-Signalpfad) 214 mit einem Eingang der Steuerschaltung 216, einer Seite eines Schalters 220 und einer Seite eines Schalters 224 elektrisch gekoppelt. Die andere Seite des Schalters 220 ist durch einen Signalpfad 222 mit dem Eingang IN der SMD 206 elektrisch gekoppelt. Die andere Seite des Schalters 224 ist durch einen/den Signalpfad 226 mit dem Eingang IN der SMD 210 elektrisch gekoppelt.

Ein erster Ausgang der Steuerschaltung 216 ist durch einen ON1-Signalpfad 218 mit dem Steuereingang des Schalters 220 elektrisch gekoppelt, und ein zweiter Ausgang der Steuerschaltung 216 ist durch einen ON2-Signalpfad 234 mit dem Steuereingang des Schalters 224 elektrisch gekoppelt. Der Ausgang der SMD 206 ist durch einen dCLK1-Signalpfad 228 mit einem Eingang A der Mischschaltung 232 elektrisch gekoppelt. Der Ausgang der SMD 210 ist durch einen dCLK2-Signalpfad 230 mit einem Eingang B der Mischschaltung 232 elektrisch gekoppelt. Der Ausgang der Mischschaltung 232 liefert ein Ausgangssignal auf dem Ausgangssignalpfad 122. Für die DLL1/2 120A ist das Ausgangssignal auf dem Aus gangssignalpfad 122 das OUT-Signal auf dem OUT-Signalpfad 122A. Für die DLL1/2 120B ist das Ausgangssignal auf dem Ausgangssignalpfad 122 das bOUT-Signal auf dem bOUT-Signalpfad 122B.

Der Taktteiler 202 empfängt das CLK-Signal auf dem CLK-Signalpfad 200 und gibt ein geteiltes CLK-Signal auf dem CLK2-Signalpfad 204 und ein invertiertes geteiltes CLK-Signal auf dem bCLK2-Signalpfad 208 aus. Der Taktteiler 202 teilt das CLK-Signal durch zwei, so dass das CLK2-Signal und das bCLK2-Signal beide eine Frequenz aufweisen, die gleich der Hälfte der Frequenz des CLK-Signals ist. Das CLK2-Signal geht ansprechend auf eine ansteigende Flanke des CLK-Signals in ein logisches Hoch über und geht ansprechend auf die nächste ansteigende Flanke des CLK-Signals in ein logisches Niedrig über. Das bCLK2-Signal geht ansprechend auf eine ansteigende Flanke des CLK-Signals in ein logisches Hoch über und geht ansprechend auf die nächste ansteigende Flanke des CLK-Signals in ein logisches Niedrig über. Somit enthält das CLK2-Signal die Ansteigende-Flanke-Informationen für das CLK-Signal, und das bCLK2-Signal enthält die Ansteigende-Flanke-Informationen für das bCLK-Signal. Der Arbeitszyklus des CLK2-Signals und des bCLK2-Signals beträgt aufgrund des Taktteilers 202 50 %.

Die Rückkopplungsverzögerung 212 verzögert das CLK-Signal auf dem CLK-Signalpfad 200, um das FB-Signal auf dem FB-Signalpfad 214 zu liefern. Die Rückkopplungsverzögerung 212 verzögert das CLK-Signal, um Verzögerungen in der Speicherschaltung 102, z. B. Empfängerverzögerungen, Chipexterner-Treiber-Verzögerungen, Pufferverzögerungen usw., zu kompensieren. Die Länge der Rückkopplungsverzögerung kann von weniger als einem Zyklus des CLK_EXT-Signals bis zu mehr als einem Zyklus oder mehreren Zyklen des CLK_EXT-Signals variieren.

Die Steuerschaltung 216 empfängt das CLK2-Signal auf dem CLK2-Signalpfad 204 und das FB-Signal auf dem FB-Signalpfad 214. Die Steuerschaltung 216 bestimmt, wo die ansteigenden Flanken des FB-Signals bezüglich des CLK2-Signals empfangen werden. Wenn eine ansteigende Flanke des FB-Signals während einer Logisches-Hoch-Phase des CLK2-Signals empfangen wird, gibt die Steuerschaltung 216 ein ON2-Signal auf dem ON2-Signalpfad 234 aus, um den Schalter 224 zu öffnen, und gibt ein ON1-Signal auf dem ON1-Signalpfad 218 aus, um den Schalter 220 zu schließen. Wenn der Schalter 224 offen und der Schalter 220 geschlossen ist, wird das FB-Signal an den Eingang IN der SMD 206 geleitet. Wenn eine ansteigende Flanke des FB-Signals während einer Logisches-Niedrig-Phase des CLK2-Signals empfangen wird, gibt die Steuerschaltung 216 ein ON1-Signal aus, um den Schalter 220 zu öffnen, und ein ON2-Signal, um den Schalter 224 zu schließen. Wenn der Schalter 224 geschlossen und der Schalter 220 offen ist, wird das FB-Signal an den Eingang IN der SMD 210 geleitet. Die Steuerschaltung 216 öffnet und schließt abwechselnd die Schalter 220 und 224 auf der Basis dessen, wo die ansteigenden Flanken des FB-Signals bezüglich des CLK2-Signals empfangen werden.

Somit wird die Rückkopplungsverzögerung 212 nicht durch den Zyklus des CLK_EXT-Signals beschränkt, da lediglich der Bruchteil der Rückkopplungsverzögerung, der größer ist als ein Vielfaches des Zyklus des CLK_EXT-Signals, an die SMD 206 und die SMD 210 geleitet wird. Die SMD 206 und die SMD 210 spiegeln lediglich den Bruchteil der Rückkopplungsverzögerung, nicht die gesamte Rückkopplungsverzögerung.

Die SMD 206 empfängt das CLK2-Signal auf dem CLK2-Signalpfad 204 und das FB-Signal auf dem Signalpfad 222. Die SMD 206 spiegelt das FB-Signal bezüglich des CLK2-Signals, um das dCLK1-Signal auf dem dCLK1-Signalpfad 228 zu liefern. Die ansteigende Flanke des FB-Signals wird bezüglich der abfallenden Flanke des CLK2-Signals gespiegelt, wie nachstehend unter Bezugnahme auf 4 ausführlicher beschrieben wird.

Die SMD 210 empfängt das bCLK2-Signal auf dem bCLK2-Signalpfad 208 und das FB-Signal auf dem Signalpfad 226. Die SMD 210 spiegelt das FB-Signal bezüglich des bCLK2-Signals, um das dCLK2-Signal auf dem dCLK2-Signalpfad 230 zu liefern. Die ansteigende Flanke des FB-Signals wird bezüglich der abfallenden Flanke des bCLK2-Signals gespiegelt, wie nachstehend unter Bezugnahme auf 4 ausführlicher beschrieben wird.

Die Mischschaltung 232 empfängt das dCLK1-Signal auf dem dCLK1-Signalpfad 228 und das dCLK2-Signal auf dem dCLK2-Signalpfad 230. Die Mischschaltung 232 mischt das dCLK1-Signal und das dCLK2-Signal, indem sie eine ODER-Funktion durchführt, um das Ausgangssignal auf dem Ausgangssignalpfad 122 zu liefern. Das Ausgangssignal umfasst die Komponenten sowohl des dCLK1-Signals als auch des dCLK2-Signals.

Im Betrieb teilt der Taktteiler 202 das CLK-Signal durch zwei, um das CLK2-Signal und das bCLK2-Signal zu liefern. Die Frequenz des CLK2-Signals und des bCLK2-Signals beträgt die Hälfte der Frequenz des CLK-Signals. Die Rückkopplungsverzögerung 212 verzögert das CLK-Signal, um das FB-Signal zu liefern. Die Frequenz des FB-Signals ist gleich der Frequenz des CLK-Signals. Die Steuerschaltung 216 bestimmt, wo die ansteigenden Flanken des FB-Signals bezüglich des CLK2-Signals empfangen werden, um die Schalter 220 und 224 abwechselnd ein- und auszuschalten, um das FB-Signal abwechselnd an den Eingang IN der SMD 206 und an den Eingang IN der SMD 210 zu leiten. Die SMD 206 und die SMD 210 spiegeln die ansteigende Flanke des FB-Signals bezüglich der abfallenden Flanke des CLK2-Signals und der abfallenden Flanke des bCLK2-Signals, um das dCLK1-Signal bzw. das dCLK2-Signal zu liefern. Das dCLK1-Signal stellt die Ansteigende-Flanke-Informationen für das CLK-Signal dar, und das dCLK2-Signal stellt die Abfallende-Flanke-Informationen für das CLK-Signal dar. Die Mischschaltung 232 mischt das dCLK1-Signal und das dCLK2-Signal, um das Ausgangssignal zu liefern, das die Ansteigende-Flanke-Informationen und die Abfallende-Flanke-Informationen für das CLK-Signal darstellt.

Für die DLL1/2 120A ist das Ausgangssignal der Mischschaltung 232 das OUT-Signal auf dem OUT-Signalpfad 122A, das die Ansteigende-Flanke-Informationen für das CLK_EXT-Signal umfasst. Für die DLL1/2 120B ist das Ausgangssignal der Mischschaltung 232 das bOUT-Signal auf dem bOUT-Signalpfad 122B, das die Abfallende-Flanke-Informationen für das CLK_EXT-Signal umfasst.

4 ist ein Zeitgebungsdiagramm 250, das ein Ausführungsbeispiel der Zeitgebung von Signalen für die SMD 206 und die SMD 210 veranschaulicht. Das Zeitgebungsdiagramm 250 umfasst das Eingangs-EN-Signal 252 auf dem CLK2-Signalpfad 204 oder dem bCLK2-Signalpfad 208, das Eingangs-IN-Signal 254 auf dem Signalpfad 222 oder dem Signalpfad 226, und das OUT-Signal 256 auf dem dCLK1-Signalpfad 228 oder dem dCLK2-Signalpfad 230. Wenn die ansteigende Flanke 262 des Eingangs-IN-Signals 254 bezüglich der ansteigenden Flanke 270 des Eingangs-EN-Signals 252 um die bei 264 angegebene Verzögerung verzögert ist, wird die ansteigende Flanke 262 des Eingangs-IN-Signals 254 bezüglich der abfallenden Flanke 260 des Eingangs-EN-Signals 252 gespiegelt. Die Verzögerung zwischen der ansteigenden Flanke 262 des Eingangs-IN-Signals 254 und der abfallenden Flanke 260 des Eingangs-EN-Signals 252 ist bei 258 angegeben. Die ansteigende Flanke 266 des OUT-Signals 256 ist bezüglich der abfallenden Flanke 260 des Eingangs-EN-Signals 252 verzögert, wie bei 268 angegeben ist. Die bei 268 angegebene Verzögerung ist gleich der bei 258 angegebenen Verzögerung.

5 ist ein Zeitgebungsdiagramm 300, das ein Ausführungsbeispiel der Zeitgebung von Signalen für die DLL1/2 120 veranschaulicht. Das Zeitgebungsdiagramm 300 umfasst das CLK-Signal 302 auf dem CLK-Signalpfad 200, das CLK2-Signal 304 auf dem CLK2-Signalpfad 204, das bCLK2-Signal 306 auf dem bCLK2-Signalpfad 208, das FB-Signal 308 auf dem FB-Signalpfad 214, das ON1-Signal 310 auf dem ON1-Signalpfad 218, das ON2-Signal 312 auf dem ON2-Signalpfad 234, das dCLK1-Signal 314 auf dem dCLK1-Signalpfad 228, das dCLK2-Signal 316 auf dem dCLK2-Signalpfad 230 und das OUT-Signal 318 auf dem OUT-Signalpfad 122.

Der Taktteiler 202 teilt das CLK-Signal 302, um das CLK2-Signal 304 und das bCLK2-Signal 306 zu liefern, deren Frequenz die Hälfte der Frequenz des CLK-Signals 302 beträgt. Ansprechend auf die ansteigende Flanke 320 des CLK-Signals 302 liefert die Rückkopplungsverzögerung 212 eine ansteigende Flanke 322 des Rückkopplungssignals 308. Ansprechend auf ein Bestimmen, dass die ansteigende Flanke 322 des FB-Signals 308 während einer Logisches-Hoch-Phase des CLK2-Signals 304 empfangen wird, liefert die Steuerschaltung 216 ein logisches Hoch 338 an dem ON1-Signal 310, um den Schalter 220 zu schließen, und ein logisches Niedrig 339 an dem ON2-Signal 312, um den Schalter 224 zu öffnen. Wenn der Schalter 220 geschlossen ist, empfängt die SMD 206 das FB-Signal 308 und spiegelt die ansteigende Flanke 322 des FB-Signals 308 bezüglich der abfallenden Flanke 324 des CLK2-Signals 304, um die ansteigende Flanke 326 des dCLK1-Signals 314 zu liefern.

Ansprechend auf ein Bestimmen, dass die ansteigende Flanke 328 des FB-Signals 308 während einer Logisches-Niedrig-Phase des CLK2-Signals 304 empfangen wird, liefert die Steuerschaltung 216 ein logisches Hoch 314 an dem ON2-Signal 312, um den Schalter 224 zu schließen, und ein logisches Niedrig 341 an dem ON1-Signal 310, um den Schalter 220 zu öffnen. Wenn der Schalter 224 geschlossen ist, empfängt die SMD 210 das FB-Signal 308 und spiegelt die ansteigende Flanke 328 des FB-Signals 308 bezüglich der abfallenden Flanke 330 des bCLK2-Signals 306, um die ansteigende Flanke 332 des dCLK2-Signals 316 zu liefern.

Die Mischschaltung 232 empfängt das dCLK1-Signal 314 und das dCLK2-Signal 316 und liefert ein OUT-Signal 318, das ansprechend auf die ansteigende Flanke 326 des dCLK1-Signals 314 eine ansteigende Flanke 334 aufweist, und ansprechend auf die ansteigende Flanke 332 des dCLK2-Signals 316 eine ansteigende Flanke 336 aufweist. Für die DLL1/2 120A liefert das OUT-Signal 318 die Ansteigende-Flanke-Informationen für das CLK_EXT-Signal. Für die DLL1/2 120B liefert das OUT-Signal 318 die Abfallende-Flanke-Informationen für das CLK_EXT-Signal.

6 ist ein Zeitgebungsdiagramm 400, das ein Ausführungsbeispiel der Zeitgebung von Signalen für die Nutzleistungswiederherstellungsschaltung 124 veranschaulicht. Das Zeitgebungsdiagramm 400 umfasst ein Eingang-A-Signal 402 auf dem OUT-Signalpfad 122A, ein Eingang-B-Signal 404 auf dem bOUT-Signalpfad 122B, das OUT-Signal 406 auf dem dCLK-Signalpfad 116 und das bOUT-Signal 408 auf dem bdCLK-Signalpfad 118.

Ansprechend auf die ansteigende Flanke 410 des Eingang-A-Signals 402 geht das OUT-Signal 406 bei 414 in ein logisches Hoch über, und das bOUT-Signal 408 geht bei 415 in ein logisches Niedrig über. Ansprechend auf die ansteigende Flanke 412 des Eingang-B-Signals 404 geht das OUT-Signal 406 bei 416 in ein logisches Niedrig über, und das bOUT-Signal 408 geht bei 417 in ein logisches Hoch über. Der Vorgang wiederholt sich bei der ansteigenden Flanke 418 des Eingang-A-Signals 402, das das OUT-Signal 406 bei 420 in ein logisches Hoch übergehen lässt und das bOUT-Signal 408 bei 421 in ein logisches Niedrig übergehen lässt. Das OUT-Signal 406 weist eine Logisches-Hoch-Zeit auf, und das bOUT-Signal 408 weist eine Logisches-Niedrig-Zeit auf, die äquivalent zu der Zeit zwischen der ansteigenden Flanke 410 des Eingang-A-Signals 402 und der ansteigenden Flanke 412 des Eingang-B-Signals 404 ist. Das OUT-Signal 406 weist eine Logisches-Niedrig-Zeit auf, und das bOUT-Signal 408 weist eine Logisches-Hoch-Zeit auf, die äquivalent zu der Zeit zwischen der ansteigenden Flanke 412 des Eingang-B- Signals 404 und der ansteigenden Flanke 418 des Eingang-A-Signals 402 ist.

Die Nutzleistungswiederherstellungsschaltung 124 kombiniert die Ansteigende-Flanke-Informationen für das CLK_EXT-Signal von dem OUT-Signal auf dem OUT-Signalpfad 122A und die Abfallende-Flanke-Informationen für das CLK_EXT-Signal von dem bOUT-Signal auf dem bOUT-Signalpfad 122B. Die Nutzleistungswiederherstellungsschaltung 124 liefert das dCLK-Signal auf dem dCLK-Signalpfad 116 und das bdCLK-Signal auf dem bdCLK-Signalpfad 118, die sowohl die Ansteigende-Flanke-Informationen als auch die Abfallende-Flanke-Informationen des CLK_EXT-Signals umfassen. Das dCLK-Signal und das bdCLK-Signal liefern ein verzögertes CLK_EXT-Signal bzw. ein verzögertes bCLK_EXT-Signal. Das dCLK-Signal und das bdCLK-Signal werden bei einem Ausführungsbeispiel dazu verwendet, aus der Speicherschaltung 102 ausgegebene Daten mit dem CLK_EXT-Signal und dem bCLK_EXT-Signal auszurichten.

7 ist ein Zeitgebungsdiagramm 500, das ein Ausführungsbeispiel der Zeitgebung von Signalen für die DLL 110 veranschaulicht. Das Zeitgebungsdiagramm 500 umfasst ein CLK_EXT-Signal 502 auf dem CLK_EXT-Signalpfad 112 und ein bCLK_EXT-Signal 504 auf dem bCLK_EXT-Signalpfad 114. Das Zeitgebungsdiagramm 500 umfasst ferner ein CLK2₁-Signal 506 auf dem CLK-Signalpfad 200 der DLL1/2 120A, ein bCLK2₁-Signal 508 auf dem bCLK-Signalpfad 201 der DLL1/2 120A, ein FB₁-Signal 510 auf dem FB-Signalpfad 214 der DLL1/2 120A, ein dCLK1₁-Signal 512 auf dem dCLK1-Signalpfad 228 der DLL1/2 120A, ein dCLK2₁-Signal 514 auf dem dCLK2-Signalpfad 230 der DLL1/2 120A und ein OUT-Signal 516 auf dem OUT-Signalpfad 122A. Das Zeitgebungsdiagramm 500 umfasst ferner ein CLK2₂-Signal 518 auf dem CLK2-Signalpfad 204 der DLL1/2 120B, ein bCLK2₂-Signal 520 auf dem bCLK2-Signalpfad 208 der DLL1/2 120B, ein FB₂-Signal 522 auf dem FB-Signalpfad 214 der DLL1/2 120B, ein dCLK1₂-Signal 524 auf dem dCLK1-Signalpfad 228 der DLL1/2 120B, ein dCLK2₂-Signal 526 auf dem dCLK2-Signalpfad 230 der DLL1/2 120B und ein bOUT-Signal 528 auf dem bOUT-Signalpfad 122B. Das Zeitgebungsdiagramm 500 umfasst ferner ein dCLK-Signal 530 auf dem dCLK-Signalpfad 116 und ein bdCLK-Signal 532 auf dem bdCLK-Signalpfad 118.

Für die DLL1/2 120A teilt der Taktteiler 202 das CLK_EXT-Signal 502, um das CLK2₁-Signal 506 und das bCLK2₁-Signal 508 zu liefern, die beide die Hälfte der Frequenz des CLK_EXT-Signals 502 aufweisen. Die Rückkopplungsverzögerung 212 liefert das FB₁-Signal 510, das bei 540 eine ansteigende Flanke aufweist. Die ansteigende Flanke 540 des FB₁-Signals 510 wird durch die SMD 206 bezüglich der abfallenden Flanke 541 des CLK2₁-Signals 506 gespiegelt, um die ansteigende Flanke 542 des dCLK1₁-Signals 512 zu liefern. Die ansteigende Flanke 544 des FB₁-Signals 510 wird durch die SMD 210 bezüglich der abfallenden Flanke 546 des bCLK2₁-Signals 508 gespiegelt, um die ansteigende Flanke 548 des dCLK2₁-Signals 514 zu liefern. Der Spiegelungsvorgang wird bei der ansteigenden Flanke 550 des FB₁-Signals 510 fortgesetzt. Die Mischschaltung 232 der DLL1/2 120A empfängt die ansteigende Flanke 542 des dCLK1₁-Signals 512 und liefert die ansteigende Flanke 552 des OUT-Signals 516. Die Mischschaltung 232 empfängt ferner die ansteigende Flanke 548 des dCLK2₁-Signals 514 und liefert die ansteigende Flanke 554 des OUT-Signals 516. Das OUT-Signal 516 umfasst die Ansteigende-Flanke-Informationen für das verzögerte CLK_EXT-Signal.

Für die DLL1/2 120B teilt der Taktteiler 202 das bCLK_EXT-Signal 504, um das CLK2₂-Signal 518 und das bCLK2₂-Signal 520 zu liefern, deren Frequenz die Hälfte der Frequenz des bCLK_EXT-Signals 504 beträgt. Die Rückkopplungsverzögerung 212 liefert das FB₂-Signal 522, das bei 560 eine ansteigende Flanke aufweist. Die ansteigende Flanke 560 des FB₂-Signals 522 wird durch die SMD 210 bezüglich der abfallenden Flanke 562 des bCLK₂-Signals 520 gespiegelt, um die ansteigende Flanke 564 des dCLK2₂-Signals 526 zu liefern.

Die ansteigende Flanke 566 des FB₂-Signals 522 wird durch die SMD 206 bezüglich der abfallenden Flanke 568 des CLK2₂-Signals 518 gespiegelt, um die ansteigende Flanke 570 des dCLK1₂-Signals 524 zu liefern. Der Spiegelungsvorgang wird bei der ansteigenden Flanke 572 des FB₂-Signals 522 fortgesetzt. Die Mischschaltung 232 der DLL1/2 120B empfängt die ansteigende Flanke 564 des dCLK2₂-Signals 526 und liefert die ansteigende Flanke 576 des bOUT-Signals 528. Die Mischschaltung 232 empfängt ferner die ansteigende Flanke 570 des dCLK1₂-Signals 524 und liefert die ansteigende Flanke 574 des bOUT-Signals 528. Das bOUT-Signal umfasst die Abfallende-Flanke-Informationen für das verzögerte CLK_EXT-Signal.

Die Nutzleistungswiederherstellungsschaltung 124 empfängt das OUT-Signal 516 und das bOUT-Signal 528 und liefert ansprechend auf die ansteigende Flanke 552 des OUT-Signals 516 eine ansteigende Flanke 580 des dCLK-Signals 530 und eine abfallende Flanke 582 des bdCLK-Signals 532. Ansprechend auf die ansteigende Flanke 576 des bOUT-Signals 528 liefert die Nutzleistungswiederherstellungsschaltung 124 eine abfallende Flanke 584 des dCLK-Signals 530 und eine ansteigende Flanke 586 des bdCLK-Signals 532. Dieser Vorgang wird wiederholt, so dass das dCLK-Signal 530 und das bdCLK-Signal 532 verzögerte Taktsignale liefern, die auf das CLK_EXT-Signal 502 und das bCLK_EXT-Signal 504 verriegelt sind.

Die vorstehende Beschreibung und die Figuren veranschaulichen ein Ausführungsbeispiel der DLL 110, bei dem die DLL solange richtig funktioniert, wie die SMD 206 das FB-Signal bezüglich des CLK2-Signals ordnungsgemäß spiegelt, und solange die SMD 210 das FB-Signal bezüglich des bCLK2-Signals ordnungsgemäß spiegelt. Wie in der Beschreibungseinleitung dargelegt ist, kann es für eine SMD schwierig sein, ein Eingangssignal zu spiegeln, wenn die ansteigende Flanke des Eingangssignals zu nahe bei der ansteigenden Flanke oder der abfallenden Flanke des Freigabesignals empfangen wird. Die folgenden 8–11 liefern ein weiteres Ausführungsbeispiel der DLL 110, das diese Beschränkung einer SMD berücksichtigt.

8 ist ein Zeitgebungsdiagramm 600, das ein Ausführungsbeispiel der Beschränkungen einer SMD, z. B. der SMD 206 oder der SMD 210, veranschaulicht. Das Zeitgebungsdiagramm 600 umfasst ein CLK2-Signal 614, ein bCLK2-Signal 616, wobei ein FB₁-Signal 618A ein Ausführungsbeispiel für das FB-Signal veranschaulicht und ein FB₂-Signal 618B ein weiteres Ausführungsbeispiel für das FB-Signal veranschaulicht. Wenn eine ansteigende Flanke 612 des FB₁-Signals 618A oder eine ansteigende Flanke 608 des FB₂-Signal 618B zu nahe an der ansteigenden Flanke 606 des CLK2-Signals 614 oder der ansteigenden Flanke 610 des bCLK2-Signals 616 liegt, dann ist es für die SMD schwierig, das FB₁-Signal 618A oder das FB₂-Signal 618B zu spiegeln. Die Bereiche, in denen die SMD das FB-Signal eventuell nicht korrekt spiegelt, sind bei 602 und 604 angegeben.

9 ist ein schematisches Diagramm, das ein weiteres Ausführungsbeispiel, DLL1/2 121, der DLL1/2 120 veranschaulicht. Bei einem Ausführungsbeispiel ist die DLL1/2 121 ähnlich der DLL1/2 120A und der DLL1/2 120B. Die DLL1/2 121 umfasst einen Taktteiler (DIV/2) 620, SMDs 626 und 628, eine Mischschaltung 634, eine Steuerung 638, eine Rückkopplungsverzögerung eins (δFB1) 688, eine Rückkopplungsverzögerung zwei (δFB2) 692 und Schalter 695, 696 und 697. Bei einem Ausführungsbeispiel umfasst die Steuerung 638 eine CLK2-Verzögerung eins (δCK1) 640, eine CLK2-Verzögerung zwei (δCK2) 644, eine Erfassungsschaltung 648, eine Rückkopplungsverzögerung null (δFB0) 650, eine Rückkopplungsverzögerung eins (δFB1) 654, eine Rückkopplungsverzögerung zwei (δFB2) 658, Pulsgeneratoren 662, 664 und 666 sowie Schalter 674, 676 und 678.

Der bCLK-Signalpfad 201 ist mit einem Eingang bIN des Taktteilers 620 elektrisch gekoppelt. Der CLK-Signalpfad 200 ist mit einem Eingang IN der Taktteilerschaltung 620 und dem Eingang der Rückkopplungsverzögerung null 650 elektrisch gekoppelt. Für die DLL1/2 120A ist das CLK-Signal auf dem CLK-Signalpfad 200 das CLK_EXT-Signal auf dem CLK_EXT-Signalpfad 112, und das bCLK-Signal auf dem bCLK-Signalpfad 201 ist das bCLK_EXT-Signal auf dem bCLK_EXT-Signalpfad 114. Für die DLL1/2 120B ist das CLK-Signal auf dem CLK-Signalpfad 200 das bCLK_EXT-Signal auf dem bCLK_EXT-Signalpfad 114, und das bCLK-Signal auf dem bCLK-Signalpfad 201 ist das CLK_EXT-Signal auf dem CLK_EXT-Signalpfad 112.

Der Ausgang (OUT) der Taktteilerschaltung 620 ist durch den CLK2-Signalpfad 622 mit dem Eingang der CLK2-Verzögerung eins 640, einem Eingang der Erfassungsschaltung 648, einem Eingang EN der SMD 626 und dem invertierten Freigabeeingang (bEN) der SMD 628 elektrisch gekoppelt. Der invertierte Ausgang (bOUT) des Taktteilers 620 ist durch den bCLK2-Signalpfad 624 mit dem Eingang bEN der SMD 626 und dem Eingang EN der SMD 628 elektrisch gekoppelt. Der Ausgang der CLK2-Verzögerung eins 640 ist durch den CLK2,1-Signalpfad 642 mit dem Eingang der CLK2-Verzögerung zwei 644 und einem Eingang der Erfassungsschaltung 648 elektrisch gekoppelt. Die CLK2-Verzögerung zwei 644 ist durch den CLK2,2-Signalpfad 646 mit der Erfassungsschaltung 648 elektrisch gekoppelt.

Der Ausgang der Rückkopplungsverzögerung null 650 ist durch den FB-Signalpfad 652 mit dem Eingang der Rückkopplungsverzögerung eins 654 und dem Eingang des Pulsgenerators 666 elektrisch gekoppelt. Der Ausgang der Rückkopplungsverzögerung eins 654 ist durch den FB1-Signalpfad 656 mit dem Eingang der Rückkopplungsverzögerung zwei 658 und dem Eingang des Pulsgenerators 664 elektrisch gekoppelt. Der Ausgang der Rückkopplungsverzögerung zwei 658 ist durch den FB0-Signalpfad 660 mit dem Eingang des Pulsgenerators 662 und einem Eingang der Erfassungsschaltung 648 elektrisch gekoppelt.

Der Ausgang des Pulsgenerators 662 ist durch den Signalpfad 668 mit einer Seite des Schalters 674 elektrisch gekoppelt. Der Ausgang des Pulsgenerators 664 ist durch den Signalpfad 670 mit einer des Schalters 676 elektrisch gekoppelt. Der Ausgang des Pulsgenerators 666 ist durch den Signalpfad 672 mit einer Seite des Schalters 678 elektrisch gekoppelt. Die Erfassungsschaltung 648 ist durch den Signalpfad 684 mit dem Steuereingang des Schalters 674 und dem Steuereingang des Schalters 697 elektrisch gekoppelt. Die Erfassungsschaltung 648 ist durch den Signalpfad 682 mit dem Steuereingang des Schalters 676 und dem Steuereingang des Schalters 696 elektrisch gekoppelt. Die Erfassungsschaltung 648 ist durch den Signalpfad 680 mit dem Steuereingang des Schalters 678 und dem Steuereingang des Schalters 695 elektrisch gekoppelt. Die andere Seite der Schalter 674, 676 und 678 ist durch den FB_IN-Signalpfad 686 mit dem Eingang IN der SMD 626 und dem Eingang IN der SMD 628 elektrisch gekoppelt.

Der Ausgang der SMD 626 ist durch den dCLK1-Signalpfad 630 mit dem Eingang A der Mischschaltung 634 elektrisch gekoppelt. Der Ausgang der SMD 628 ist durch den dCLK2-Signalpfad 632 mit dem Eingang B der Mischschaltung 634 elektrisch gekoppelt. Der Ausgang der Mischschaltung 634 ist durch den dCLKR-Signalpfad 636 mit dem Eingang der Rückkopplungsverzögerung eins 688 und einer Seite des Schalters 695 elektrisch gekoppelt. Der Ausgang der Rückkopplungsverzögerung eins 688 ist durch den dCLKR1-Signalpfad 690 mit einer Seite des Schalters 696 und dem Eingang der Rückkopplungsverzögerung zwei 692 elektrisch gekoppelt. Der Ausgang der Rückkopplungsverzögerung zwei 692 ist durch den dCLKR2-Signalpfad 694 mit einer Seite des Schalters 697 elektrisch gekoppelt. Die andere Seite der Schalter 695, 696 und 697 ist mit dem OUT-Signalpfad 122 elektrisch gekoppelt. Für die DLL1/2 120A ist das Ausgangssignal auf dem OUT-Signalpfad 122 das OUT-Signal auf dem OUT-Signalpfad 122A. Für die DLL1/2 120B ist das Ausgangs signal auf dem OUT-Signalpfad 122 das bOUT-Signal auf dem bOUT-Signalpfad 122B.

Der Taktteiler 620 empfängt das CLK-Signal auf dem CLK-Signalpfad 200 und gibt ein geteiltes CLK-Signal auf dem CLK2-Signalpfad 622 und ein invertiertes geteiltes CLK-Signal auf dem bCLK2-Signalpfad 624 aus. Der Taktteiler 620 teilt das CLK-Signal durch zwei, so dass das CLK2-Signal und das bCLK2-Signal beide eine Frequenz aufweisen, die gleich der Hälfte der Frequenz des CLK-Signals ist. Das CLK2-Signal geht ansprechend auf eine ansteigende Flanke des CLK-Signals in ein logisches Hoch über, und geht ansprechend auf die nächste ansteigende Flanke des CLK-Signals in ein logisches Niedrig über. Das bCLK2-Signal geht ansprechend auf eine ansteigende Flanke des CLK-Signals in ein logisches Hoch über, und geht ansprechend auf die nächste ansteigende Flanke des CLK-Signals in ein logisches Niedrig über. Somit enthält das CLK2-Signal die Ansteigende-Flanke-Informationen für das CLK-Signal, und das bCLK2-Signal enthält die Ansteigende-Flanke-Informationen für das CLK-Signal. Der Arbeitszyklus des CLK2-Signals und des bCLK2-Signals beträgt aufgrund des Taktteilers 620 50 %.

Die CLK2-Verzögerung eins 640 empfängt das CLK2-Signal auf dem CLK2-Signalpfad 622 und verzögert das CLK2-Signal, um das CLK2,1-Signal auf dem CLK2,1-Signalpfad 642 zu liefern. Die CLK2-Verzögerung zwei 644 empfängt das CLK2,1-Signal auf dem Signalpfad 642 und verzögert das CLK2,1-Signal, um das CLK2,2-Signal auf dem CLK2,2-Signalpfad 646 zu liefern. Bei einem Ausführungsbeispiel ist die Verzögerung der CLK2-Verzögerung eins 640 etwa gleich der Verzögerung der CLK2-Verzögerung zwei 644. Bei anderen Ausführungsbeispielen unterscheidet sich die Verzögerung der CLK2-Verzögerung eins 640 von der Verzögerung der CLK2-Verzögerung zwei 644. Das CLK2,2-Signal ist um weniger als die Hälfte des Zyklus des CLK-Signals bezüglich des CLK2-Signals verzögert.

Die Rückkopplungsverzögerung null 650 verzögert das CLK-Signal auf dem CLK-Signalpfad 200, um das FB-Signal auf dem FB-Signalpfad 652 zu liefern. Die Rückkopplungsverzögerung null 650 ist ähnlich der Rückkopplungsverzögerung 212 ( 3). Bei einem Ausführungsbeispiel verzögert die Rückkopplungsverzögerung null 650 das CLK-Signal, um Verzögerungen in der Speicherschaltung 102, z. B. Empfängerverzögerungen, Chipexterner-Treiber-Verzögerungen, Pufferverzögerungen usw., zu kompensieren. Die Länge der Rückkopplungsverzögerung kann von weniger als einem Zyklus des CLK_EXT-Signals bis zu mehr als einem Zyklus oder mehreren Zyklen des CLK_EXT-Signals variieren.

Die Rückkopplungsverzögerung eins 654 verzögert das FB-Signal auf dem FB-Signalpfad 652, um das FB1-Signal auf dem FB1-Signalpfad 656 zu liefern. Die Rückkopplungsverzögerung zwei 658 verzögert das FB1-Signal auf dem FB1-Signalpfad 656, um das FB0-Signal auf dem FB0-Signalpfad 660 zu liefern. Bei einem Ausführungsbeispiel ist die Verzögerung der Rückkopplungsverzögerung eins 654 etwa gleich der Verzögerung der Rückkopplungsverzögerung zwei 658. Bei anderen Ausführungsbeispielen unterscheidet sich die Verzögerung der Rückkopplungsverzögerung eins 654 von der Verzögerung der Rückkopplungsverzögerung zwei 658. Das FB0-Signal ist um weniger als die Hälfte des Zyklus des FB-Signals bezüglich des FB-Signals verzögert. Die Pulsgeneratoren 662, 664 und 666 liefern ansprechend auf ansteigende Flanken des FB0-Signals, des FB1-Signals bzw. des FB-Signals Pulse.

Die Erfassungsschaltung 648 empfängt das CLK2-Signal, das CLK2,1-Signal, das CLK2,2-Signal und das FB0-Signal. Die Erfassungsschaltung 648 bestimmt die Phase des FB0-Signals bei einer ansteigenden Flanke des CLK2-Signals, bei einer ansteigenden Flanke des CLK2,1-Signals und bei einer ansteigenden Flanke des CLK2,2-Signals, um zu bestimmen, welches Rückkopplungssignal, FB0, FB1 oder FB, an die SMD 626 und die SMD 628 geleitet werden soll, um die Beschränkungen der SMD 626 und der SMD 628 zu vermeiden. Die Funk tion der Erfassungsschaltung 648 wird unter Bezugnahme auf die 10A–10B nachfolgend ausführlicher beschrieben.

Wenn die Erfassungsschaltung 648 bestimmt, das FB-Signal an die SMD 626 und die SMD 628 zu leiten, gibt die Erfassungsschaltung 648 ein Signal auf dem Signalpfad 684 aus, um die Schalter 674 und 697 zu schließen, gibt sie ein Signal auf dem Signalpfad 682 aus, um die Schalter 676 und 696 zu öffnen, und gibt sie ein Signal auf dem Signalpfad 680 aus, um die Schalter 678 und 695 zu öffnen. Wenn die Erfassungsschaltung 648 bestimmt, das FB1-Signal an die SMD 626 und die SMD 628 zu leiten, gibt die Erfassungsschaltung 648 ein Signal auf dem Signalpfad 684 aus, um die Schalter 674 und 697 zu öffnen, gibt sie ein Signal auf dem Signalpfad 682 aus, um die Schalter 676 und 696 zu schließen, und gibt sie ein Signal auf dem Signalpfad 680 aus, um die Schalter 678 und 695 zu öffnen. Wenn die Erfassungsschaltung 648 bestimmt, das FB0-Signal an die SMD 626 und die SMD 628 zu leiten, gibt die Erfassungsschaltung 648 ein Signal auf dem Signalpfad 684 aus, um die Schalter 674 und 697 zu schließen, gibt sie ein Signal auf dem Signalpfad 682 aus, um die Schalter 676 und 696 zu öffnen, und gibt sie ein Signal auf dem Signalpfad 680 aus, um die Schalter 678 und 695 zu öffnen. Das ausgewählte Rückkopplungssignal, FB, FB1 oder FB0, wird durch den entsprechenden Schalter 678, 676 bzw. 674 geleitet, um das FB_IN-Signal auf dem FB_IN-Signalpfad 686 zu liefern.

Die SMD 626 empfängt das CLK2-Signal auf dem CLK2-Signalpfad 622, das bCLK2-Signal auf dem bCLK2-Signalpfad 624 und das FB_IN-Signal auf dem FB_IN-Signalpfad 686. Die SMD 626 spiegelt das FB_IN-Signal bezüglich des CLK2-Signals, um das dCLK1-Signal auf dem dCLK1-Signalpfad 630 zu liefern. Die ansteigende Flanke des FB_IN-Signals wird bezüglich der abfallenden Flanke des CLK2-Signals gespiegelt.

Die SMD 628 empfängt das bCLK2-Signal auf dem bCLK2-Signalpfad 624, das CLK2-Signal auf dem CLK2-Signalpfad 622 und das FB_IN-Signal auf dem FB_IN-Signalpfad 686. Die SMD 628 spiegelt das FB_IN-Signal bezüglich des bCLK2-Signals, um das dCLK2-Signal auf dem dCLK2-Signalpfad 632 zu liefern. Die ansteigende Flanke des FB_IN-Signals wird bezüglich der abfallenden Flanke des bCLK2-Signals gespiegelt.

Die Mischschaltung 634 empfängt das dCLK1-Signal auf dem dCLK1-Signalpfad 630 und das dCLK2-Signal auf dem dCLK2-Signalpfad 632. Die Mischschaltung 634 mischt das dCLK1-Signal und das dCLK2-Signal, indem sie eine ODER-Funktion durchführt, um das dCLKR-Signal auf dem dCLKR-Signalpfad 636 zu liefern. Das dCLKR-Signal umfasst die Komponenten sowohl des dCLK1-Signals als auch des dCLK2-Signals.

Die Rückkopplungsverzögerung eins 688 verzögert das dCLKR-Signal auf dem dCLKR-Signalpfad 636, um das dCLKR1-Signal auf dem dCLKR1-Signalpfad 690 zu liefern. Die Verzögerung der Rückkopplungsverzögerung eins 688 ist gleich der Verzögerung der Rückkopplungsverzögerung eins 654. Die Rückkopplungsverzögerung zwei 692 verzögert das dCLKR1-Signal auf dem dCLKR1-Signalpfad 690, um das dCLKR2-Signal auf dem dCLKR2-Signalpfad 694 zu liefern. Die Verzögerung der Rückkopplungsverzögerung zwei 692 ist gleich der Verzögerung der Rückkopplungsverzögerung zwei 658. Auf der Basis des Status der Schalter 695, 696 und 697, der durch die Erfassungsschaltung 648 eingestellt ist, werden das dCLKR-Signal auf dem dCLKR-Signalpfad 636, das dCLKR1-Signal auf dem dCLKR1-Signalpfad 690 bzw. das dCLKR2-Signal auf dem dCLKR2-Signalpfad 694 an den OUT-Signalpfad 122 geleitet.

Im Betrieb teilt der Taktteiler 620 das CLK-Signal durch zwei, um das CLK2-Signal und das bCLK2-Signal zu liefern. Die Frequenz des CLK2-Signals und des bCLK2-Signals ist die Hälfte der Frequenz des CLK-Signals. Die CLK2-Verzögerung eins 640 verzögert das CLK2-Signal, um das CLK2,1-Signal zu liefern. Die CLK2-Verzögerung zwei 644 verzögert das CLK2,1-Signal, um das CLK2,2-Signal zu liefern. Die Rückkopplungsverzögerung null 650 verzögert das CLK-Signal, um das FB-Signal zu liefern. Die Frequenz des FB-Signals gleicht der Frequenz des CLK-Signals. Die Rückkopplungsverzögerung eins 654 verzögert das FB-Signal, um das FB1-Signal zu liefern. Die Rückkopplungsverzögerung zwei 658 verzögert das FB1-Signal, um das FB0-Signal zu liefern.

Die Erfassungsschaltung 648 bestimmt die Phase des FB-Signals an der ansteigenden Flanke des CLK2-Signals, an der ansteigenden Flanke des CLK2,1-Signals und an der ansteigenden Flanke des CLK2,2-Signals. Die Bestimmung wird dazu verwendet, auszuwählen, welches Rückkopplungssignal, FB0, FB1 oder FB, an die SMD 626 und die SMD 628 geleitet werden soll, und welches Signal, dCLKR, dCLKR1 oder dCLKR2, an den OUT-Signalpfad 122 geleitet werden soll.

Die SMD 626 und die SMD 628 spiegeln die ansteigende Flanke des FB_IN-Signals bezüglich der abfallenden Flanke des CLK2-Signals und des bCLK2-Signals, um das dCLK1-Signal bzw. das dCLK2-Signal zu liefern. Das dCLK1-Signal stellt die Ansteigende-Flanke-Informationen für das CLK1-Signal dar, und das dCLK2-Signal stellt die Abfallende-Flanke-Informationen für das CLK-Signal dar. Die Mischschaltung 634 mischt das dCLK1- und das dCLK2-Signal, um das dCLKR-Signal zu liefern. Die Rückkopplungsverzögerung eins 688 verzögert das dCLKR-Signal, um das dCLKR1-Signal zu liefern, um das Auswählen des FB1-Signals als FB_IN-Signal zu kompensieren. Die Rückkopplungsverzögerung zwei 692 verzögert das dCLKR1-Signal, um das dCLKR2-Signal zu liefern, um das Auswählen des FB0-Signals als FB_IN-Signal zu kompensieren. Das auf dem OUT-Signalpfad 122 ausgegebene Signal stellt die Ansteigende-Flanke-Informationen und die Abfallende-Flanke-Informationen für das CLK-Signal dar.

Für die DLL1/2 120A ist das Ausgangssignal auf dem OUT-Signalpfad 122 das OUT-Signal auf dem OUT-Signalpfad 122A, das die Ansteigende-Flanke-Informationen für das CLK_EXT-Signal umfasst. Für die DLL1/2 120B ist das Ausgangssignal auf dem OUT-Signalpfad 122 das bOUT-Signal auf dem bOUT- Signalpfad 122B, das die Abfallende-Flanke-Informationen für das CLK_EXT-Signal umfasst.

10A ist ein Zeitgebungsdiagramm 700, das ein Ausführungsbeispiel der Auswahl eines Rückkopplungssignals durch die Erfassungsschaltung 648 veranschaulicht. Das Zeitgebungsdiagramm 700 umfasst ein CLK2-Signal 702 auf dem CLK2-Signalpfad 622, ein CLK2,1-Signal 704 auf dem CLK2,1-Signalpfad 642, ein CLK2,2-Signal 706 auf dem CLK2,2-Signalpfad 646, ein FB0-Signal 708 des FB0-Signalpfads 660, ein FB1-Signal 710 auf dem FB1-Signalpfad 656 und ein FB-Signal 712 auf dem FB-Signalpfad 652. Die Erfassungsschaltung 648 bestimmt die Phase des FB0-Signals 708 an einer ansteigenden Flanke 714 des CLK2-Signals 304. In diesem Fall ist die Phase des FB0-Signals 708 logisch Hoch, wie bei 720 angegeben ist. Die Erfassungsschaltung 648 bestimmt die Phase des FB0-Signals 708 an einer ansteigenden Flanke 718 des CLK2,1-Signals 704. In diesem Fall ist die Phase des FB0-Signals 708 ebenfalls logisch Niedrig, wie bei 720 angegeben ist. Die Erfassungsschaltung 648 bestimmt die Phase des FB0-Signals 708 an einer ansteigenden Flanke 722 des CLK2,2-Signals 706. In diesem Fall ist die Phase des FB0-Signals 708 ebenfalls logisch Niedrig, wie bei 724 angegeben ist. Bei diesem Ausführungsbeispiel wird das FB0-Signal 708 als FB_IN-Signal ausgewählt, da das FB0-Signal 708 auf der Grundlage der Bestimmung am wenigsten wahrscheinlich dazu führt, dass die SMD 626 oder die SMD 628 in einem Problembereich, z. B. dem in 8 veranschaulichten Problembereich 602 oder 604, arbeitet.

10B ist eine Tabelle 730, die ein Ausführungsbeispiel dessen veranschaulicht, wie die Erfassungsschaltung 648 bestimmt, welches Rückkopplungssignal auf der Basis des oben in 10A veranschaulichten Auswahlvorgangs auszuwählen ist. Wenn die Phase des FB0-Signals an der ansteigenden Flanke des CLK2-Signals logisch Niedrig ist, an der ansteigenden Flanke des CLK2,1-Signals logisch Niedrig ist und an der ansteigenden Flanke des CLK2,2-Signals logisch Niedrig ist, wie bei dem Ausführungsbeispiel der 10A veranschaulicht ist, dann wird als FB_IN-Signal das FB0-Signal ausgewählt. Wenn die Phase des FB0-Signals an der ansteigenden Flanke des CLK2-Signals logisch Niedrig ist, an der ansteigenden Flanke des CLK2,1-Signals logisch Niedrig ist und an der ansteigenden Flanke des CLK2,2-Signals logisch Hoch ist, so wird als FB_IN-Signal das FB0-Signal oder das FB-Signal ausgewählt. Wenn die Phase des FB0-Signals an der ansteigenden Flanke des CLK2-Signals logisch Niedrig ist, an der ansteigenden Flanke des CLK2,1-Signals logisch Hoch ist und an der ansteigenden Flanke des CLK2,2-Signals logisch Hoch ist, so wird als FB_IN-Signal das FB-Signal ausgewählt. Wenn die Phase des FB0-Signals an der ansteigenden Flanke des CLK2-Signals logisch Hoch ist, an der ansteigenden Flanke des CLK2,1-Signals logisch Hoch ist und an der ansteigenden Flanke des CLK2,2-Signals logisch Hoch ist, so wird als FB_IN-Signal das FB-Signal ausgewählt. Wenn die Phase des FB0-Signals an der ansteigenden Flanke des CLK2-Signals logisch Hoch ist, an der ansteigenden Flanke des CLK2,1-Signals logisch Hoch ist und an der ansteigenden Flanke des CLK2,2-Signals logisch Niedrig ist, so wird als FB_IN-Signal das FB1-Signal ausgewählt. Wenn die Phase des FB0-Signals an der ansteigenden Flanke des CLK2-Signals logisch Hoch ist, an der ansteigenden Flanke des CLK2,1-Signals logisch Niedrig ist und an der ansteigenden Flanke des CLK2,2-Signals logisch Niedrig ist, so wird als FB_IN-Signal das FB1-Signal ausgewählt.

11 ist ein Zeitgebungsdiagramm 800, das ein Ausführungsbeispiel der Zeitgebung von Signalen für die in 9 veranschaulichte DLL1/2 121 veranschaulicht. Das Zeitgebungsdiagramm 800 umfasst ein CLK_EXT-Signal 802 auf dem CLK_EXT-Signalpfad 112, ein bCLK_EXT-Signal 804 auf dem bCLK_EXT-Signalpfad 114, ein FB-Signal 806 auf dem FB-Signalpfad 652, ein FB1-Signal 808 auf dem FB1-Signalpfad 656, ein FB0-Signal 810 auf dem FB0-Signalpfad 660. Das Zeitgebungsdiagramm 800 umfasst ferner ein bCLK2-Signal 812 auf dem bCLK2-Signalpfad 624, ein CLK2-Signal 814 auf dem CLK2-Signalpfad 622, ein CLK2,1-Signal 816 auf dem CLK2,1-Signalpfad 642, ein CLK2,2-Signal 818 auf dem CLK2,2-Signalpfad 646, ein FB_IN-Signal 820 auf dem FB_IN-Signalpfad 686, ein dCLK1-Signal 822 auf dem dCLK1-Signalpfad 630, ein dCLK2-Signal 824 auf dem dCLK2-Signalpfad 632, ein dCLKR-Signal 826 auf dem dCLKR-Signalpfad 636 und ein OUT-Signal 828 auf dem OUT-Signalpfad 122.

Die ansteigende Flanke 830 des CLK_EXT-Signals 802 ist um die Rückkopplungsverzögerung null 650 verzögert, um eine ansteigende Flanke 832 des FB-Signals 806 zu liefern. Die ansteigende Flanke 832 des FB-Signals 806 ist um die Rückkopplungsverzögerung eins 654 verzögert, um eine ansteigende Flanke 834 des FB1-Signals 808 zu liefern. Die ansteigende Flanke 834 des FB1-Signals 808 ist um die Rückkopplungsverzögerung zwei 658 verzögert, um eine ansteigende Flanke 836 des FB0-Signals 810 zu liefern. Der Taktteiler 620 teilt das CLK-Signal durch zwei, um das bCLK2-Signal 812 und das CLK2-Signal 814 zu liefern, die beide eine Frequenz aufweisen, die die Hälfte der Frequenz des CLK_EXT-Signals 802 beträgt. Eine ansteigende Flanke 838 des CLK2-Signals 814 ist um die CLK2-Verzögerung eins 640 verzögert, um eine ansteigende Flanke 840 des CLK2,1-Signals 816 zu liefern. Die ansteigende Flanke 840 des CLK2,1-Signals 816 ist um die CLK2-Verzögerung zwei 644 verzögert, um eine ansteigende Flanke 842 des CLK2,2-Signals 818 zu liefern.

Die Erfassungsschaltung 648 bestimmt, dass die Phase des FB0-Signals 810 an der ansteigenden Flanke 838 des CLK2-Signals 814 logisch Hoch ist, wie bei 844 angegeben ist. Die Erfassungsschaltung 648 bestimmt ferner, dass an der ansteigenden Flanke 840 des CLK2,1-Signals 816 die Phase des FB0-Signals 810 ebenfalls ein logisches Hoch ist, wie bei 846 angegeben ist. Die Erfassungsschaltung 648 bestimmt ferner, dass an der ansteigenden Flanke 842 des CLK2,2-Signals 818 die Phase des FB0-Signals 810 ebenfalls ein logisches Hoch ist, wie bei 848 angegeben ist. Unter Ver wendung der in 10B veranschaulichten Tabelle 730 legt das Logisches-Hoch-Signal FB0 810 bei 844, 846 und 848 fest, dass das FB-Signal 806 an die SMD 626 und die SMD 628 geleitet wird. Somit ahmt das FB_IN-Signal 820 das FB-Signal 806 derart nach, dass die ansteigende Flanke 832 des FB-Signals 806 durch eine ansteigende Flanke 850 des FB_IN-Signals 820 nachgeahmt wird. Die ansteigende Flanke 850 des FB_IN-Signals 820 wird durch die SMD 626 bezüglich der abfallenden Flanke 852 des CLK2-Signals 814 gespiegelt, um eine ansteigende Flanke 854 des dCLK1-Signals 822 zu liefern. Eine ansteigende Flanke 856 des FB_IN-Signals 820 wird bezüglich einer abfallenden Flanke 858 des bCLK2-Signals 812 durch die SMD 628 gespiegelt, um eine ansteigende Flanke 860 des dCLK2-Signals 824 zu liefern. Die Mischschaltung 634 liefert ansprechend auf die ansteigende Flanke 854 des dCLK1-Signals 822 eine ansteigende Flanke 862 an dem dCLKR-Signal 826. Die Mischschaltung 634 liefert ansprechend auf die ansteigende Flanke 860 des dCLK2-Signals 824 eine ansteigende Flanke 864 des dCLKR-Signals 826. Der Schalter 695 leitet das dCLKR-Signal 826 an das Ausgangssignal 828, derart, dass die ansteigende Flanke 862 des dCLKR-Signals 826 eine ansteigende Flanke 866 des OUT-Signals 828 liefert, und die ansteigende Flanke 864 des dCLKR-Signals 826 eine ansteigende Flanke 868 des OUT-Signals 828 liefert.

Wenn statt des FB-Signals 806 das Signal FB1 808 oder FB0 810 ausgewählt worden wäre, wäre der Schalter 695 geöffnet worden, und der Schalter 696 bzw. 697 wäre geschlossen worden, um das OUT-Signal 828 zu liefern. Die ansteigende Flanke 868 geht der ansteigenden Flanke 870 des CLK_EXT-Signals 802 voraus, so dass das OUT-Signal 828 aus der Speicherschaltung 102 ausgegebene Daten mit dem CLK_EXT-Signal 802 ausrichtet.

Bei einem Ausführungsbeispiel liefert die DLL 110 eine effiziente DLL, indem sie ein Taktsignal empfängt, das Taktsignal durch zwei teilt, um ein geteiltes Taktsignal zu liefern, und bezüglich des geteilten Taktsignals den Bruchteil der Rückkopplungsverzögerung, der verbleibt, nachdem die Rückkopplungsverzögerung durch ein Vielfaches eines Zyklus des Taktsignals geteilt wurde, spiegelt. Die DLL 110 verwendet SMDs, um den Bruchteil der Rückkopplungsverzögerung zu spiegeln. Bei einem Ausführungsbeispiel erzeugt die DLL 110 eine Mehrzahl von Rückkopplungssignalen und eine Mehrzahl von Taktsignalen. Die DLL wählt eines der Mehrzahl von Rückkopplungssignalen aus, um auf der Basis der Position eines Rückkopplungssignals relativ zu den ansteigenden Flanken der Mehrzahl von Taktsignalen zu spiegeln. Das Rückkopplungssignal, das eine ansteigende Flanke aufweist, die am weitesten von der ansteigenden Flanke und der abfallenden Flanke des Taktsignals entfernt ist, wird ausgewählt, um Spiegelungsbeschränkungen der SMD zu vermeiden.

Claims

Verzögerungsregelschleife (110), die folgende Merkmale aufweist: eine Schaltung, die konfiguriert ist, um: ein Taktsignal zu empfangen; das Taktsignal durch zwei zu teilen, um ein geteiltes Taktsignal zu liefern; und bezüglich des geteilten Taktsignals einen Bruchteil einer Rückkopplungsverzögerung (212), der verbleibt, nachdem die Rückkopplungsverzögerung durch ein Vielfaches eines Zyklus des Taktsignals geteilt wurde, zu spiegeln, um ein erstes Signal zu liefern.
Verzögerungsregelschleife (110) gemäß Anspruch 1, bei der die Schaltung konfiguriert ist, um: ein invertiertes Taktsignal zu empfangen; das invertierte Taktsignal durch zwei zu teilen, um ein geteiltes invertiertes Taktsignal zu liefern; und den Bruchteil der Rückkopplungsverzögerung bezüglich des geteilten invertierten Taktsignals zu spiegeln, um ein zweites Signal zu liefern.
Verzögerungsregelschleife (110) gemäß Anspruch 2, bei der die Schaltung konfiguriert ist, um: das Taktsignal durch zwei zu teilen, um ein invertiertes geteiltes Taktsignal zu liefern; und den Bruchteil der Rückkopplungsverzögerung bezüglich des invertierten geteilten Taktsignals zu spiegeln, um ein drittes Signal zu liefern.
Verzögerungsregelschleife (110) gemäß Anspruch 3, bei der die Schaltung konfiguriert ist, um: ansprechend auf das erste Signal und das dritte Signal ein verzögertes Taktsignal zu liefern.
Verzögerungsregelschleife (110) gemäß Anspruch 4, bei der die Schaltung konfiguriert ist, um: das invertierte Taktsignal durch zwei zu teilen, um ein invertiertes geteiltes invertiertes Taktsignal zu liefern; und den Bruchteil der Rückkopplungsverzögerung bezüglich des invertierten geteilten invertierten Taktsignals zu spiegeln, um ein viertes Signal zu liefern.
Verzögerungsregelschleife (110) gemäß Anspruch 5, bei der die Schaltung konfiguriert ist, um: ansprechend auf das zweite Signal und das vierte Signal ein verzögertes invertiertes Taktsignal zu liefern.
Verzögerungsregelschleife (110) gemäß Anspruch 6, bei der die Schaltung konfiguriert ist, um: ein erstes Ausgangssignal zu liefern, das ansprechend auf das verzögerte Taktsignal eine ansteigende Flanke und ansprechend auf das verzögerte invertierte Taktsignal eine abfallende Flanke aufweist.
Verzögerungsregelschleife (110) gemäß Anspruch 7, bei der die Schaltung konfiguriert ist, um: ein zweites Ausgangssignals zu liefern, das ein invertiertes erstes Ausgangssignal umfasst.
Verzögerungsregelschleife, die folgende Merkmale aufweist: eine Schaltung, die konfiguriert ist, um: ein Taktsignal zu empfangen; das Taktsignal durch zwei zu teilen, um ein geteiltes Taktsignal und ein invertiertes geteiltes Taktsignal zu liefern; bezüglich einer abfallenden Flanke des geteilten Taktsignals einen Bruchteil einer Rückkopplungsverzögerung, der verbleibt, nachdem die Rückkopplungsverzögerung durch ein Vielfaches eines Zyklus des Taktsignals geteilt wurde, zu spiegeln, um ein erstes Signal zu liefern; bezüglich einer abfallenden Flanke des invertierten geteilten Taktsignals den Bruchteil der Rückkopplungsverzögerung zu spiegeln, um ein zweites Signal zu liefern; und ansprechend auf das erste Signal und das zweite Signal ein verzögertes Taktsignal zu liefern.
Verzögerungsregelschleife gemäß Anspruch 9, bei der die Schaltung konfiguriert ist, um: ein invertiertes Taktsignal zu empfangen; das invertierte Taktsignal durch zwei zu teilen, um ein geteiltes invertiertes Taktsignal und ein invertiertes geteiltes invertiertes Taktsignal zu liefern; bezüglich einer abfallenden Flanke des geteilten invertierten Taktsignals den Bruchteil einer Rückkopplungsverzögerung zu spiegeln, um ein drittes Signal zu liefern; bezüglich einer abfallenden Flanke des invertierten geteilten invertierten Taktsignals den Bruchteil der Rückkopplungsverzögerung zu spiegeln, um ein viertes Signal zu liefern; ansprechend auf das dritte Signal und das vierte Signal ein verzögertes invertiertes Taktsignal zu liefern.
Verzögerungsregelschleife gemäß Anspruch 10, bei der die Schaltung konfiguriert ist, um: ein erstes Ausgangssignal zu liefern, das ansprechend auf eine ansteigende Flanke des verzögerten Taktsignals eine ansteigende Flanke aufweist und das ansprechend auf die ansteigende Flanke des verzögerten invertierten Taktsignals eine abfallende Flanke aufweist.
Verzögerungsregelschleife gemäß Anspruch 11, bei der die Schaltung konfiguriert ist, um: ein zweites Ausgangssignals zu liefern, das ein invertiertes erstes Ausgangssignal umfasst.
Verzögerungsregelschleife, die folgende Merkmale aufweist: einen ersten Taktteiler (202), der konfiguriert ist, um ein Taktsignal zu empfangen und das Taktsignal durch zwei zu teilen, um ein geteiltes Taktsignal und ein invertiertes geteiltes Taktsignal zu liefern; eine erste Rückkopplungsverzögerung, die konfiguriert ist, um das Taktsignal zu verzögern, um ein erstes Rückkopplungssignal zu liefern; eine erste Synchronspiegelverzögerung (206), die konfiguriert ist, das Rückkopplungssignal bezüglich einer abfallenden Flanke des geteilten Taktsignals ansprechend auf eine ansteigende Flanke des ersten Rückkopplungstaktsignals während einer Logisches-Hoch-Phase des geteilten Taktsignals zu spiegeln, um ein erstes Signal zu liefern; eine zweite Synchronspiegelverzögerung, die konfiguriert ist, das Rückkopplungssignal bezüglich einer abfallenden Flanke des invertierten geteilten Taktsignals ansprechend auf eine ansteigende Flanke des ersten Rückkopplungstaktsignals während einer Logisches-Hoch-Phase des invertierten geteilten Taktsignals zu spiegeln, um ein zweites Signal zu liefern; und eine erste Mischschaltung (232), die konfiguriert ist, um ansprechend auf das erste Signal und das zweite Signal ein verzögertes Taktsignal zu liefern.
Verzögerungsregelschleife gemäß Anspruch 13, die ferner folgende Merkmale aufweist: eine erste Steuerschaltung (216), die konfiguriert ist, um zu bestimmen, ob während einer Logisches-Hoch-Phase des geteilten Taktsignals eine ansteigende Flanke des ersten Rückkopplungssignals vorliegt, und um zu bestimmen, ob während einer Logisches-Hoch-Phase des invertierten geteilten Taktsignals eine ansteigende Flanke des ersten Rückkopplungssignals vorliegt; einen ersten Schalter (220), der konfiguriert ist, um sich ansprechend darauf, dass die erste Steuerschaltung bestimmt, dass während einer Logisches-Hoch-Phase des geteilten Taktsignals eine ansteigende Flanke des ersten Rückkopplungssignals vorliegt, zu schließen, um der ersten Synchronspiegelverzögerung das erste Rückkopplungssignal zu liefern; und einen zweiten Schalter (224), der konfiguriert ist, um sich ansprechend darauf, dass die erste Steuerschaltung bestimmt, dass während einer Logisches-Hoch-Phase des invertierten geteilten Taktsignals eine ansteigende Flanke des ersten Rückkopplungssignals vorliegt, zu schließen, um der zweiten Synchronspiegelverzögerung das erste Rückkopplungssignal zu liefern
Verzögerungsregelschleife gemäß Anspruch 14, die ferner folgende Merkmale aufweist: einen zweiten Taktteiler, der konfiguriert ist, um ein invertiertes Taktsignal zu empfangen und das invertierte Taktsignal durch zwei zu teilen, um ein geteiltes invertiertes Taktsignal und ein invertiertes geteiltes invertiertes Taktsignal zu liefern; eine zweite Rückkopplungsverzögerung, die konfiguriert ist, um das invertierte Taktsignal zu verzögern, um ein zweites Rückkopplungssignal zu liefern; eine dritte Synchronspiegelverzögerung, die konfiguriert ist, um das zweite Rückkopplungssignal bezüglich einer abfallenden Flanke des geteilten invertierten Taktsignals ansprechend auf eine ansteigende Flanke des zweiten Rückkopplungssignals während einer Logisches-Hoch-Phase des geteilten invertierten Taktsignals zu spiegeln, um ein drittes Signal zu liefern; eine vierte Synchronspiegelverzögerung, die konfiguriert ist, um das zweite Rückkopplungssignal bezüglich einer abfallenden Flanke des invertierten geteilten invertierten Taktsignals ansprechend auf eine ansteigende Flanke des zweiten Rückkopplungssignals während einer Logisches-Hoch-Phase des invertierten geteilten invertierten Taktsignals zu spiegeln, um ein viertes Signal zu liefern; und eine zweite Mischschaltung, die konfiguriert ist, um ansprechend auf das dritte Signal und das vierte Signal ein verzögertes invertiertes Taktsignal zu liefern.
Verzögerungsregelschleife gemäß Anspruch 15, die ferner folgende Merkmale aufweist: eine zweite Steuerschaltung, die konfiguriert ist, um zu bestimmen, ob während einer Logisches-Hoch-Phase des geteilten invertierten Taktsignals eine ansteigende Flanke des zweiten Rückkopplungssignals vorliegt, und um zu bestimmen, ob während einer Logisches-Hoch-Phase des invertierten geteilten invertierten Taktsignals eine ansteigende Flanke des zweiten Rückkopplungssignals vorliegt; einen dritten Schalter, der konfiguriert ist, um sich ansprechend darauf, dass die zweite Steuerschaltung bestimmt, dass während einer Logisches-Hoch-Phase des geteilten invertierten Taktsignals eine ansteigende Flanke des zweiten Rückkopplungssignals vorliegt, zu schließen, um der dritten Synchronspiegelverzögerung das zweite Rückkopplungssignal zu liefern; und einen vierten Schalter, der konfiguriert ist, um sich ansprechend darauf, dass die zweite Steuerschaltung bestimmt, dass während einer Logisches-Hoch-Phase des invertierten geteilten invertierten Taktsignals eine ansteigende Flanke des zweiten Rückkopplungssignals vorliegt, zu schließen, um der vierten Synchronspiegelverzögerung das zweite Rückkopplungssignal zu liefern
Verzögerungsregelschleife gemäß Anspruch 16, die ferner folgendes Merkmal aufweist: eine Nutzleistungswiederherstellungsschaltung (124), die konfiguriert ist, um ein erstes Ausgangssignal zu liefern, das ansprechend auf eine ansteigende Flanke des verzögerten Taktsignals eine ansteigende Flanke aufweist und das ansprechend auf eine ansteigende Flanke des verzögerten invertierten Taktsignals eine abfallende Flanke aufweist.
Verzögerungsregelschleife gemäß Anspruch 17, bei der die Nutzleistungswiederherstellungsschaltung (124) konfiguriert ist, um ein zweites Ausgangssignal zu liefern, das ansprechend auf die ansteigende Flanke des verzögerten Taktsignals eine abfallende Flanke aufweist und das ansprechend auf die ansteigende Flanke des verzögerten invertierten Taktsignals eine ansteigende Flanke aufweist.
Verfahren zum Verzögern eines Taktsignals in einer Verzögerungsregelschleife, wobei das Verfahren folgende Schritte umfasst: Empfangen eines Taktsignals; Teilen des Taktsignals durch zwei, um ein geteiltes Taktsignal zu liefern; und Spiegeln, bezüglich des geteilten Taktsignals, eines Bruchteils einer Rückkopplungsverzögerung, der verbleibt, nachdem die Rückkopplungsverzögerung durch ein Vielfaches eines Zyklus des Taktsignals geteilt wurde, um ein erstes Signal zu liefern.
Verfahren gemäß Anspruch 19, das ferner folgende Schritte umfasst: Empfangen eines invertierten Taktsignals; Teilen des invertierten Taktsignals durch zwei, um ein geteiltes invertiertes Taktsignal zu liefern; und Spiegeln, bezüglich des geteilten invertierten Taktsignals, des Bruchteils der Rückkopplungsverzögerung, um ein zweites Signal zu liefern.
Verfahren gemäß Anspruch 20, das ferner folgende Schritte umfasst: Teilen des Taktsignals durch zwei, um ein invertiertes geteiltes Taktsignal zu liefern; und Spiegeln, bezüglich des invertierten geteilten Taktsignals, des Bruchteils der Rückkopplungsverzögerung, um ein drittes Signal zu liefern.
Verfahren gemäß Anspruch 21, das ferner folgenden Schritt umfasst: Liefern eines verzögerten Taktsignals ansprechend auf das erste Signal und das dritte Signal.
Verfahren gemäß Anspruch 22, das ferner folgende Schritte umfasst: Teilen des invertierten Taktsignals durch zwei, um ein invertiertes geteiltes invertiertes Taktsignal zu liefern; und Spiegeln, bezüglich des invertierten geteilten invertierten Taktsignals, des Bruchteils der Rückkopplungsverzögerung, um ein viertes Signal zu liefern.
Verfahren gemäß Anspruch 23, das ferner folgenden Schritt umfasst: Liefern eines verzögerten invertierten Taktsignals ansprechend auf das zweite Signal und das vierte Signal.
Verfahren gemäß Anspruch 24, das ferner folgenden Schritt umfasst: Liefern eines ersten Ausgangssignals, das ansprechend auf das verzögerte Taktsignal eine ansteigende Flanke und ansprechend auf das verzögerte invertierte Taktsignal eine abfallende Flanke aufweist.
Verfahren gemäß Anspruch 25, das ferner folgenden Schritt umfasst: Liefern eines zweiten Ausgangssignals, das ein invertiertes erstes Ausgangssignal umfasst.
Speicherschaltung (102), die folgende Merkmale aufweist: eine Verzögerungsregelschleife, die konfiguriert ist, um: ein Taktsignal zu empfangen; das Taktsignal durch zwei zu teilen, um ein geteiltes Taktsignal zu liefern; und bezüglich des geteilten Taktsignals einen Bruchteil einer Rückkopplungsverzögerung, der verbleibt, nachdem die Rückkopplungsverzögerung durch ein Vielfaches eines Zyklus des Taktsignals geteilt wurde, zu spiegeln, um ein erstes Signal zu liefern; und einen mit der Verzögerungsregelschleife gekoppelten Speicher.
Speicherschaltung (102) gemäß Anspruch 27, bei der der Speicher einen synchronen dynamischen Direktzugriffsspeicher umfasst.
Speicherschaltung (102) gemäß Anspruch 27, bei der der Speicher einen synchronen dynamischen Doppeldatenraten-Direktzugriffsspeicher umfasst.
Verzögerungsregelschleife, die folgende Merkmale aufweist: eine Schaltung, die konfiguriert ist, um: ein Taktsignal zu empfangen; das Taktsignal durch zwei zu teilen, um ein geteiltes Taktsignal zu liefern; und bezüglich des geteilten Taktsignals einen Bruchteil einer Rückkopplungsverzögerung, der verbleibt, nachdem die Rückkopplungsverzögerung durch ein Vielfaches eines Zyklus des Taktsignals geteilt wurde, zu spiegeln, um ein erstes Signal zu liefern, wobei der Bruchteil der Rückkopplungsverzögerung gespiegelt wird, indem ein erstes ausgewähltes Rückkopplungssignal aus einem ersten Satz von zumindest drei Rückkopplungssignalen gespiegelt wird, wobei das erste ausgewählte Rückkopplungssignal eine ansteigende Flanke aufweist, die am weitesten von einer ansteigenden Flanke des geteilten Taktsignals entfernt ist.
Verzögerungsregelschleife gemäß Anspruch 30, bei der die Schaltung konfiguriert ist, um: ein invertiertes Taktsignal zu empfangen; das invertierte Taktsignal durch zwei zu teilen, um ein geteiltes invertiertes Taktsignal zu liefern; und bezüglich des geteilten invertierten Taktsignals den Bruchteil der Rückkopplungsverzögerung zu spiegeln, um ein zweites Signal zu liefern, wobei der Bruchteil der Rückkopplungsverzögerung gespiegelt wird, indem ein zweites ausgewähltes Rückkopplungssignal aus einem zweiten Satz von zumindest drei Rückkopplungssignalen gespiegelt wird, wobei das zweite ausgewählte Rückkopplungssignal eine ansteigende Flanke aufweist, die am weitesten von einer ansteigenden Flanke des geteilten invertierten Taktsignals entfernt ist.
Verzögerungsregelschleife gemäß Anspruch 31, bei der die Schaltung konfiguriert ist, um: das Taktsignal durch zwei zu teilen, um ein invertiertes geteiltes Taktsignal zu liefern; und bezüglich des invertierten geteilten Taktsignals den Bruchteil der Rückkopplungsverzögerung zu spiegeln, um ein drittes Signal zu liefern,
Verzögerungsregelschleife gemäß Anspruch 32, bei der die Schaltung konfiguriert ist, um: das invertierte Taktsignal durch zwei zu teilen, um ein invertiertes geteiltes invertiertes Taktsignal zu liefern; und bezüglich des invertierten geteilten invertierten Taktsignals den Bruchteils der Rückkopplungsverzögerung zu spiegeln, um ein viertes Signal zu liefern.
Verzögerungsregelschleife gemäß Anspruch 33, bei der die Schaltung konfiguriert ist, um: das erste Signal und das dritte Signal zu einem fünften Signal zu vermischen; das zweite Signal und das vierte Signal zu einem sechsten Signal zu vermischen; das fünfte Signal auf der Basis des ersten ausgewählten Rückkopplungssignals zu verzögern; das sechste Signal auf der Basis des zweiten ausgewählten Rückkopplungssignals zu verzögern; und ansprechend auf das verzögerte fünfte Signal und das verzögerte sechste Signal ein verzögertes Taktsignal zu liefern.
Verzögerungsregelschleife, die folgende Merkmale aufweist: eine Schaltung, die konfiguriert ist, um: ein Taktsignal zu empfangen; das Taktsignal durch zwei zu teilen, um ein geteiltes Taktsignal zu liefern; das geteilte Taktsignal zu verzögern, um ein erstes verzögertes geteiltes Taktsignal und ein zweites verzögertes geteiltes Taktsignal zu liefern; das Taktsignal zu verzögern, um ein Rückkopplungssignal zu liefern; das Rückkopplungssignal zu verzögern, um ein erstes verzögertes Rückkopplungssignal und ein zweites verzögertes Rückkopplungssignal zu liefern; eines des Rückkopplungssignals, des ersten verzögerten Rückkopplungssignals und des zweiten verzögerten Rückkopplungssignals auf der Basis eines Vergleichs zwischen einer ansteigenden Flanke des geteilten Taktsignals, einer ansteigenden Flanke des ersten verzögerten geteilten Taktsignals und einer ansteigenden Flanke des zweiten verzögerten geteilten Taktsignals und einer Phase des zweiten verzögerten Rückkopplungssignals auszuwählen; bezüglich des geteilten Taktsignals das Ausgewählte des Rückkopplungssignals, des ersten verzögerten Rückkopplungssignals und des zweiten verzögerten Rückkopplungssignals zu spiegeln, um ein erstes Signal zu liefern; und das erste Signal auf der Basis des Ausgewählten des Rückkopplungssignals, des ersten verzögerten Rückkopplungssignals und des zweiten verzögerten Rückkopplungssignals zu verzögern, um ein zweites Signal zu liefern.
Verzögerungsregelschleife, die folgende Merkmale aufweist: einen ersten Taktteiler, der konfiguriert ist, um ein Taktsignal zu empfangen und das Taktsignal durch zwei zu teilen, um ein geteiltes Taktsignal und ein invertiertes geteiltes Taktsignal zu liefern; eine erste Geteiltes-Taktsignal-Verzögerungsschaltung, die konfiguriert ist, um das geteilte Taktsignal zu verzögern, um ein erstes verzögertes geteiltes Taktsignal und ein zweites verzögertes geteiltes Taktsignal zu liefern; eine erste Rückkopplungsverzögerungsschaltung, die konfiguriert ist, um das Taktsignal zu verzögern, um ein erstes Rückkopplungssignal, ein zweites Rückkopplungssignal und ein drittes Rückkopplungssignal zu liefern; eine erste Erfassungsschaltung (648), die konfiguriert ist, um eines des ersten Rückkopplungssignals, des zweiten Rückkopplungssignals und des dritten Rückkopplungssignals auf der Basis einer Phase des dritten Rückkopplungssignals bezüglich einer ansteigenden Flanke des geteilten Taktsignals, einer ansteigenden Flanke des ersten verzögerten geteilten Taktsignals und einer ansteigenden Flanke des zweiten verzögerten geteilten Taktsignals auszuwählen; eine erste Synchronspiegelverzögerung, die konfiguriert ist, um das Ausgewählte des ersten Rückkopplungssignals, des zweiten Rückkopplungssignals und des dritten Rückkopplungssignals bezüglich einer abfallenden Flanke des geteilten Taktsignals ansprechend auf eine ansteigende Flanke des Ausgewählten des ersten Rückkopplungssignals, des zweiten Rückkopplungssignals und des dritten Rückkopplungssignals während einer Logisches-Hoch-Phase des geteilten Taktsignals zu spiegeln, um ein erstes Signal zu liefern; eine zweite Synchronspiegelverzögerung, die konfiguriert ist, um das Ausgewählte des ersten Rückkopplungssignals, des zweiten Rückkopplungssignals und des dritten Rückkopplungssignals bezüglich einer abfallenden Flanke des geteilten Taktsignals ansprechend auf eine ansteigende Flanke des Ausgewählten des ersten Rückkopplungssignals, des zweiten Rückkopplungssignals und des dritten Rückkopplungssignals während einer Logisches-Hoch-Phase des invertierten geteilten Taktsignals zu spiegeln, um ein zweites Signal zu liefern; eine erste Mischschaltung (232), die konfiguriert ist, um ansprechend auf das erste Signal und das zweite Signal ein drittes Signal zu liefern; und eine Ausgangsverzögerung, die konfiguriert ist, um das dritte Signal auf der Basis des Ausgewählten des ersten Rückkopplungssignals, des zweiten Rückkopplungssignals und des dritten Rückkopplungssignals zu verzögern, um ein verzögertes Taktsignal zu liefern.
Verfahren zum Verzögern eines Taktsignals in einer Verzögerungsregelschleife, wobei das Verfahren folgende Schritte umfasst: Empfangen eines Taktsignals; Teilen des Taktsignals durch zwei, um ein geteiltes Taktsignal zu liefern; Verzögern des geteilten Taktsignals, um ein erstes verzögertes geteiltes Taktsignal und ein zweites verzögertes geteiltes Taktsignal zu liefern; Verzögern des Taktsignals, um ein Rückkopplungssignal zu liefern; Verzögern des Rückkopplungssignals, um ein erstes verzögertes Rückkopplungssignal und ein zweites verzögertes Rückkopplungssignal zu liefern; Auswählen eines des Rückkopplungssignals, des ersten verzögerten Rückkopplungssignals und des zweiten verzögerten Rückkopplungssignals auf der Basis eines Vergleichs zwischen einer ansteigenden Flanke des geteilten Taktsignals, einer ansteigenden Flanke des ersten verzögerten geteilten Taktsignals und einer ansteigenden Flanke des zweiten verzögerten geteilten Taktsignals und einer Phase des zweiten verzögerten Rückkopplungssignals; Spiegeln, bezüglich des geteilten Taktsignals, des Ausgewählten des Rückkopplungssignals, des ersten verzögerten Rückkopplungssignals und des zweiten verzögerten Rückkopplungssignals, um ein erstes Signal zu liefern; und Verzögern des ersten Signals auf der Basis des Ausgewählten des Rückkopplungssignals, des ersten verzögerten Rückkopplungssignals und des zweiten verzögerten Rückkopplungssignals, um ein zweites Signal zu liefern.
Verzögerungsregelschleife, die folgende Merkmale aufweist: eine Einrichtung zum Empfangen eines Taktsignals; eine Einrichtung zum Teilen des Taktsignals durch zwei, um ein geteiltes Taktsignal zu liefern; und eine Einrichtung zum Spiegeln, bezüglich des geteilten Taktsignals, eines Bruchteils einer Rückkopplungsverzögerung, der verbleibt, nachdem die Rückkopplungsverzögerung durch ein Vielfaches eines Zyklus des Takt signals geteilt wurde, um ein erstes Signal zu liefern.