DE102005059812A1

DE102005059812A1 - Verfahren zum Schalten eines elektronischen Schalters sowie entsprechende Schaltungsanordnung und Treiberschaltung

Info

Publication number: DE102005059812A1
Application number: DE200510059812
Authority: DE
Inventors: Andreas Hebenstreit
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-12-14
Filing date: 2005-12-14
Publication date: 2007-06-21

Abstract

Eine Schaltungsanordnung zum Schalten eines elektronischen Schalters (11) umfasst eine Vorstufe (21, 22) und eine Widerstandsschaltung (13, 15). Dabei steuert ein Eingang (1a) der Schaltungsanordnung die Vorstufe (21, 22) an und ein Ausgang der Vorstufe (21, 22) ist mit einem Eingang der Widerstandsschaltung (13, 15) verbunden. Ein Ausgang der Widerstandsschaltung (13, 15) ist mit einem Steueranschluss (11g) des elektronischen Schalters (11) zu verbinden. Die Schaltungsanordnung ist derart ausgestaltet, dass ausgehend von einem Ausgangspotenzial ein Potenzial des Ausgangs (11g) der Schaltungsanordnung kontinuierlich erhöht bzw. gesenkt wird, bis ein Zielpotenzial erreicht wird. Dabei ist das Zielpotenzial insbesondere derart gewählt, dass beim Erreichen des Zielpotenzials eine Schwellenspannung des elektronischen Schalters (11) erreicht wird. Nach Erreichen des Zielpotenzials wird das Potenzial des Ausgangs (11g) der Schaltungsanordnung über das Zielpotenzial hinaus kontinuierlich weiter erhöht bzw. gesenkt. Dabei ist eine Ableitung einer Funktion des Potenzials des Ausgangs (11g) der Schaltungsanordnung über der Zeit bis zum Erreichen des Zielpotenzials im Mittel mindestens um einen Faktor 2 betragsmäßig größer als nach Erreichen des Zielpotenzials.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Schalten eines elektronischen Schalters sowie eine entsprechend ausgestaltete Schaltungsanordnung und Treiberschaltung, wobei das Schalten insbesondere möglichst verzögerungsfrei ist.
In 1 ist eine CMOS-Treiberschaltung 10' nach dem Stand der Technik dargestellt. Die Treiberschaltung 10' besteht aus einer Vorstufe 21-24 und einer Ausgangsstufe 11, 12, wobei die elektronischen Schalter durch Transistoren ausgebildet sind. Die Vorstufe umfasst einen ersten PMOS-Transistor 21, einen ersten NMOS-Transistor 22, einen zweiten PMOS-Transistor 23 und einen zweiten NMOS-Transistor 24. Ein erster Anschluss des ersten PMOS-Transistors 21 ist mit V_DD verbunden und ein zweiter Anschluss des ersten PMOS-Transistors 21 ist mit einem ersten Anschluss des ersten NMOS-Transistors 22 verbunden, dessen zweiter Anschluss mit V_SS verbunden ist. In ähnlicher Weise ist ein erster Anschluss des zweiten PMOS-Transistors 23 mit V_DD, ein zweiter Anschluss des zweiten PMOS-Transistors 23 mit einem ersten Anschluss des zweiten NMOS-Transistors 24 und ein zweiter Anschluss des zweiten NMOS-Transistors 24 mit V_SS verbunden. Ein Eingang 1 der Treiberschaltung 10' ist an dem Steueranschluss des ersten PMOS-Transistors 21, dem Steueranschluss des ersten NMOS-Transistors 22, dem Steueranschluss des zweiten PMOS-Transistors 23 und dem Steueranschluss des zweiten NMOS-Transistors 24 angeschlossen. Es sei darauf hingewiesen, dass üblicherweise der Steueranschluss des ersten PMOS-Transistors 21 und der Steueranschluss des ersten NMOS-Transistors 22 von einem Eingangssignal und der Steueranschluss des zweiten PMOS-Transistors 23 und der Steueranschluss des zweiten NMOS-Transistors 24 von einem anderen Eingangssignal angesteuert werden. Hier sind beide Eingangssignale vereinfachend zusammengefasst. Die Ausgangsstufe besteht aus einem dritten PMOS-Transistor 11 und einem dritten NMOS-Transistor 12, wobei die Transistoren 11, 12 der Ausgangsstufe wesentlich größer dimensioniert sind, als die Transistoren 21-24 der Eingangsstufe. Zur Steuerung der Ausgangsstufe 11, 12 ist der zweite Anschluss des ersten PMOS-Transistors 21 bzw. der erste Anschluss des ersten NMOS-Transistors 22 mit dem Steueranschluss 11g' des dritten PMOS-Transistors 11 und der zweite Anschluss des zweiten PMOS-Transistors 23 bzw. der erste Anschluss des zweiten NMOS-Transistors 24 mit dem Steueranschluss 12g' des dritten NMOS-Transistors 12 verbunden. Während ein erster Anschluss des dritten PMOS-Transistors 11 an V_DD liegt, sind ein zweiter Anschluss des dritten PMOS-Transistors 11 und ein erster Anschluss des dritten NMOS-Transistors 12 mit einem Ausgang 2' der Treiberschaltung 10' verbunden. Ein zweiter Anschluss des dritten NMOS-Transistors 12 liegt auf V_SS.
Der Betrieb der Treiberschaltung 10' nach dem Stand der Technik ist wie folgt. Wenn der Eingang 1 auf V_DD liegt, schaltet der erste NMOS-Transistor 22 und der zweite NMOS-Transistor 24 durch, während der erste PMOS-Transistor 21 und der zweite PMOS-Transistor 23 sperren, wodurch V_SS über den ersten NMOS-Transistor 22 an den Steueranschluss 11g' des dritten PMOS-Transistors 11 und über den zweiten NMOS-Transistor 24 an den Steueranschluss 12g' des dritten NMOS-Transistors 12 anliegt. Daher wird der dritte PMOS-Transistor 11 durchgeschaltet, während der dritte NMOS-Transistor 12 sperrt, wodurch V_DD über den dritten PMOS-Transistor 11 mit dem Ausgang 2' der Treiberschaltung 10' verbunden ist. Wird nun der Eingang 1 umgeschaltet, d.h. das Potenzial wechselt von V_DD auf V_SS, sperren der erste NMOS-Transistor 22 und der zweite NMOS-Transistor 24, während der erste PMOS-Transistor 21 und der zweite PMOS-Transistor 23 durchschalten. Damit ist nunmehr der Steueranschluss 11g' des dritten PMOS-Transistors 11 über den ersten PMOS-Transistor 21 mit V_DD und der Steueranschluss 12g' des dritten NMOS-Transistors 12 über den zweiten PMOS-Transistor 23 ebenfalls mit V_DD verbunden. Zur Umschaltung des Ausgangs 2' der Treiberschaltung 10' von V_DD nach V_SS muss die Gate-Kapazität des dritten PMOS-Transistors 11 und die Gate-Kapazität des dritten NMOS-Transistors 12 über die Vorstufe (in diesem Fall mithilfe des ersten PMOS-Transistors 21 und zweiten PMOS-Transistors 23) umgeladen werden, was je nach Dimensionierung der Vorstufe 21-24 und der Ausgangsstufe 11, 12 mehr oder weniger Zeit in Anspruch nimmt.
Dabei soll eine Treiberschaltung möglichst verzögerungsfrei umschalten, aber gleichzeitig aus Gründen der EMC (elektromagnetischen Verträglichkeit) und zur Vermeidung von einem zu hohen Rauschen während des Umschaltens (Switching Noise) nur eine definierte begrenzte Flankensteilheit aufweisen. Dabei stellen ein möglichst verzögerungsfreies Umschalten bzw. eine geringe Verzögerungszeit (Delay) und eine gleichzeitig begrenzte Flankensteilheit (Slope) sich widersprechende Ziele dar.
Nach dem Stand der Technik wird eine begrenzte Flankensteilheit üblicherweise durch eine entsprechend schwache Dimensionierung der Vorstufe im Verhältnis zur Ausgangsstufe erzielt. Dabei ist die Flankensteilheit umso geringer, je größer der Innenwiderstand der Transistoren 21-24 der Vorstufe und je größer die Gate-Kapazität der Transistoren 11, 12 der Ausgangsstufe ist.
Da die Verzögerungszeit zum Umschalten der Treiberschaltung bzw. eines Transistors 11, 12 der Treiberschaltung umso größer ist, je geringer die Flankensteilheit ist, führt eine erwünschte geringere Flankensteilheit negativer Weise auch zu einer unerwünschten längeren Verzögerungszeit.

Daher ist es die Aufgabe der vorliegenden Erfindung ein Verfahren und eine entsprechend ausgestaltete Schaltung bereitzustellen, wobei die Verzögerungszeit zum Umschalten eines elektronischen Schalters im Vergleich zu Verfahren und Schaltungen nach dem Stand der Technik bei gleicher Flankensteilheit verkürzt wird.

Erfindungsgemäß wird diese Aufgabe durch ein Verfahren zum Schalten eines elektronischen Schalters nach Anspruch 1, eine Schaltungsanordnung zum Schalten eines elektronischen Schalters nach Anspruch 7 und eine Treiberschaltung nach Anspruch 19 gelöst. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungsformen der Erfindung.

Dabei wird unter einem elektronischen Schalter ein Schalter verstanden, welcher sperrt, solange ein Potenzial an dem Steueranschluss des elektronischen Schalters noch nicht einen Schwellenwert erreicht hat.

Im Rahmen der vorliegenden Erfindung wird ein Verfahren zum Schalten eines elektronischen Schalters, insbesondere eines Transistors, bereitgestellt, wobei zum Schalten des elektronischen Schalters der Steueranschluss des elektronischen Schalters entsprechend angesteuert wird. Dabei wird in einem ersten Schritt ausgehend von einem Ausgangszustand, bei welchem der elektronische Schalter insbesondere sperrt, das Potenzial des Steueranschlusses des elektronischen Schalters kontinuierlich bis zu einem Zielpotenzial, bei welchem der elektronische Schalter insbesondere durchzuschalten beginnt, erhöht bzw. gesenkt. Anschließend wird in einem zweiten Schritt das Potenzial an dem Steueranschluss des elektronischen Schalters über bzw. unter das Zielpotenzial hinaus kontinuierlich weiter erhöht bzw. gesenkt. Dabei ist eine Ableitung einer Funktion des Potenzials an dem Steueranschluss des elektronischen Schalters über der Zeit in dem ersten Schritt im Mittel deutlich, d.h. mindestens um einen Faktor 2, betragsmäßig größer als in dem zweiten Schritt.

Wenn der elektronische Schalter durch einen MOS-Transistor ausgebildet wird, wird je nachdem, ob es sich bei dem einzuschaltenden Transistor um einen Transistor vom N-Leitungstyp oder um einen Transistor vom P-Leitungstyp handelt, das Potenzial an dem Steueranschluss des Transistors ausgehend von einem Zustand, in welchem der Transistor sperrt, erhöht (N-Leitungstyp) oder abgesenkt (P-Leitungstyp). Erst wenn eine Spannung zwischen dem Gate-Anschluss und dem Source-Anschluss des Transistors gleich einer Schwellenspannung des Transistors ist, beginnt der Transistor durchzuschalten.

Nach dem Stand der Technik (siehe 1) kann die Funktion des Potenzials an dem Steueranschluss des elektronischen Schalters über der Zeit in erster Nährung durch eine RC-Zeitkonstante beschrieben werden. Erfindungsgemäß wird die Funktion des Potenzials an dem Steueranschluss des elektronischen Schalters nunmehr so gewählt, dass zwei unterschiedlich große RC-Zeitkonstanten das Verhalten in erster Nährung beschreiben. Im ersten Schritt wird die RC-Zeitkonstante so gewählt, dass erfindungsgemäß die Ableitung in dem ersten Schritt im Mittel betragsmäßig deutlich größer als in dem zweiten Schritt ist, wodurch das Potenzial an dem Steueranschluss des elektronischen Schalters im Vergleich zum Stand der Technik in einer kürzeren Zeit die Schwellenspannung erreicht, so dass der elektronischen Schalter nach einer kürzeren Zeit durchschaltet. Da die Flankensteilheit erst beeinflusst wird, wenn der elektronische Schalter durchschaltet, hat ein im Vergleich zum Stand der Technik zeitlich verkürzter erster Schritt keinen Einfluss auf die Flankensteilheit. Diese wird durch die zweite RC-Zeitkonstante bestimmt, welche so gewählt wird, dass sich die gewünschte Flankensteilheit einstellt. Anders ausgedrückt wird erfindungsgemäß durch die Verkürzung des ersten Schrittes die Verzögerungszeit bzw. das Delay vorteilhafter Weise verkürzt, ohne die Flankensteilheit (negativ) zu beeinflussen.

Dabei wurde gezeigt, dass für den Fall, dass die Ableitung der Funktion des Potenzials des Steueranschlusses über der Zeit in dem ersten Schritt im Mittel um mindestens einen Faktor 2 betragsmäßig größer ist als im zweiten Schritt, im Vergleich zum Stand der Technik bereits zu einer deutlichen Verkürzung des ersten Schrittes führt, d.h. die Verzögerung beim Umschalten ebenfalls deutlich reduziert wird.

Simulationen haben gezeigt, dass ein Faktor 3 (anstelle von 2) zu einer nahezu optimalen Verkürzung des ersten Schrittes führt, da eine weitere Erhöhung des Faktors nur schwer zu erreichen ist.

Bei einer erfindungsgemäßen Ausführungsform ist zur Ansteuerung des Steueranschlusses eine Schaltungsanordnung vorhanden, so dass der Steueranschluss des elektronischen Schalters zum Einschalten über diese Schaltungsanordnung mit einem Potenzial versorgt wird, d.h. die Schaltungsanordnung verbindet eine Versorgungsspannung mit dem Steueranschluss des elektronischen Schalters. Dabei wird der Innenwiderstand der Schaltungsanordnung in dem ersten Schritt im Vergleich zu dem zweiten Schritt verkleinert und in dem zweiten Schritt im Vergleich zu dem ersten Schritt erhöht.

Nach dem Stand der Technik besitzt die Schaltungsanordnung zur Ansteuerung des Steueranschlusses einen abnehmenden Innenwiderstand, d.h. der Innenwiderstand ist im ersten Schritt größer als im zweiten Schritt. Im Gegensatz dazu ist der Innenwiderstand der Schaltungsanordnung in dem ersten Schritt erfindungsgemäß kleiner als in dem zweiten Schritt. Daher fließt bei einem nach dem Stand der Technik und bei der Erfindung gleichen Innenwiderstand in dem zweiten Schritt, wodurch die Flankensteilheit bestimmt wird, in dem ersten Schritt erfindungsgemäß ein größerer Strom zum Steueranschluss des elektronischen Schalters als nach dem Stand der Technik. Dadurch wird, wenn es sich bei dem elektronischen Schalter um einen MOS-Transistor handelt, die Gate-Kapazität des Transistors in dem ersten Schritt im Vergleich zum Stand der Technik schneller umgeladen, wodurch die Schwellenspannung des Transistors schneller erreicht wird.

Dabei haben Tests gezeigt, dass für den Fall, dass der Innenwiderstand der Schaltungsanordnung während des zweiten Schrittes um den Faktor 5 größer als während des ersten Schrittes ist, Verkürzungen hinsichtlich der Verzögerungszeit erzielt werden, welche mit größeren Faktoren kaum noch zu übertreffen sind.

Im Rahmen der vorliegenden Erfindung wird auch eine Schaltungsanordnung zum Schalten eines elektronischen Schalters bereitgestellt. Die Schaltungsanordnung umfasst eine Vorstufe und eine Widerstandsschaltung. Ein Eingang der Schaltungsanordnung ist mit einem Eingang der Vorstufe verbunden und ein Ausgang der Vorstufe ist mit einem Eingang der Widerstandsschaltung verbunden. Dabei steuert ein Ausgang der Widerstandsschaltung, welcher gleichzeitig auch ein Ausgang der Schaltungsanordnung ist, den Steueranschluss des elektronischen Schalters. Ein erster Anschluss des elektronischen Schalters ist mit einem ersten Versorgungspotenzial verbunden und ein Ausgangspotenzial ist an einem zweiten Anschluss des elektronischen Schalters abgreifbar. Die Vorstufe ist derart ausgestaltet, dass an dem Eingang der Widerstandsschaltung ein zweites Versorgungspotenzial anliegt, wenn das Potenzial des Eingangs der Schaltungsanordnung über bzw. unter einem vorbestimmten Potenzial liegt. Dabei ist die Schaltungsanordnung derart ausgestaltet, dass sie ausgehend von einem Ausgangspotenzial ein Potenzial ihres Ausgangs kontinuierlich erhöht bzw. senkt bis ein Zielpotenzial erreicht worden ist. Nachdem dieses Zielpotenzial erreicht worden ist, erhöht bzw. senkt die Schaltungsanordnung das Potenzial ihres Ausgangs kontinuierlich über das Zielpotenzial hinaus weiter. Dabei ist eine Ableitung einer Funktion des Potenzials des Ausgangs der Schaltungsanordnung über der Zeit bis zum Erreichen des Zielpotenzials im Mittel mindestens um einen Faktor 2 betragsmäßig größer als nach Erreichen des Zielpotenzials.

Die Vorteile der erfindungsgemäßen Schaltungsanordnung entsprechen im Wesentlichen den Vorteilen, welche vorab bei der Diskussion des erfindungsgemäßen Verfahrens zum Schalten eines Elektronischen Schalters ausgeführt wurden, weshalb sie hier nicht wiederholt werden.

Die vorliegende Erfindung ist insbesondere geeignet, um für ein möglichst verzögerungsfreies Umschalten einer Treiberstufe mit CMOS-Transistoren bei gleichzeitiger begrenzter Flankensteilheit zu sorgen. Selbstverständlich ist das erfindungsgemäße Prinzip auch bei Inverterstufen anwendbar. Die Erfindung ist jedoch nicht auf diese bevorzugten Anwendungsbereiche beschränkt, sondern kann bei spannungsgesteuerten Schaltern, wie Röhre und IGBT (Insulated Gate Bipolar Transistor), angewendet werden, sinngemäß aber auch auf stromgesteuerte Schalter, wie Bipolar-Transistor, Thyristor und Triac.

Im Folgenden wird die vorliegende Erfindung an Hand bevorzugter Ausführungsformen mithilfe der beiliegenden Figuren erläutert.
1 ist eine Treiberschaltung nach dem Stand der Technik.
2 ist eine erfindungsgemäße Treiberschaltung, welche aus zwei erfindungsgemäßen Schaltungsanordnungen zusammengesetzt ist.
3 stellt schematisch die Arbeitsweise der Treiberschaltung bzw. der erfindungsgemäßen Schaltungsanordnungen der 2 dar.
In 4 werden Potenzialverläufe über der Zeit der erfindungsgemäßen Treiberschaltung nach 2 im Vergleich zu der Treiberschaltung nach dem Stand der Technik in 1 dargestellt.
In 2 ist eine erfindungsgemäße Ausführungsform einer Treiberschaltung 10 dargestellt. Die Treiberschaltung 10 besitzt einen ersten Eingang 1a und einen zweiten Eingang 1b und einen Ausgang 2 und umfasst eine Vorstufe 21-24, eine erste Widerstandsschaltung 13, 15, eine zweite Widerstandsschaltung 14, 16 und eine Ausgangsstufe 11, 12. Dabei sind bei dieser Ausführungsform zwei elektronische Schalter jeweils als ein Transistor 11, 12 ausgebildet. Der erste Eingang 1a ist mit dem Steueranschluss eines ersten PMOS-Transistors 21 der Vorstufe und dem Steueranschluss eines ersten NMOS-Transistors 22 der Vorstufe verbunden, während der zweite Eingang 1b mit dem Steueranschluss eines zweiten PMOS-Transistors 23 der Vorstufe und dem Steueranschluss eines zweiten NMOS-Transistors 24 der Vorstufe verbunden ist. Der erste Eingang 1a und der zweite Eingang 1b werden im Allgemeinen von unabhängigen Signalen gespeist. Um z.B. die Ausgangsstufe abzuschalten, d.h. um beide Transistoren 11, 12 der Ausgangsstufe zu sperren, müssen der erste Eingang 1a und der zweite Eingang 1b unterschiedliche Potenziale aufweisen, was nicht möglich ist, wenn sie direkt verbunden sind. Im Folgenden wird der Einfachheit halber angenommen, dass Eingang 1a und Eingang 1b von demselben Signal gespeist werden. Bei der Treiberschaltung 10' nach dem Stand der Technik (siehe 1) sind in diesem Sinne der erste Eingang und der zweite Eingang direkt mit dem Eingang 1 verbunden.
Ein erster Anschluss des ersten PMOS-Transistors 21 der Vorstufe liegt auf V_DD und ein zweiter Anschluss des ersten NMOS-Transistors 22 der Vorstufe liegt auf V_SS, während ein zweiter Anschluss des ersten PMOS-Transistors 21 der Vorstufe und ein erster Anschluss des ersten NMOS-Transistors 22 der Vorstufe mit einem Eingang der ersten Widerstandsschaltung 13, 15 verbunden sind. Diese erste Widerstandsschaltung besteht aus einer Parallelschaltung aus einem ohmschen Widerstand 15 und einem PMOS-Transistor 13, welcher als bezüglich des Pegels begrenzendes Transfergate geschaltet ist. Ein Ausgang der ersten Widerstandsschaltung 13, 15 ist mit dem Steueranschluss 11g eines PMOS-Transistors 11 der Ausgangsstufe verbunden. In ähnlicher Weise liegt ein erster Anschluss des zweiten PMOS-Transistors 23 der Vorstufe auf V_DD und ein zweiter Anschluss des zweiten NMOS-Transistors 24 der Vorstufe auf V_SS, während ein zweiter Anschluss des zweiten PMOS-Transistors 23 der Vorstufe und ein erster Anschluss des zweiten NMOS-Transistors 24 der Vorstufe mit einem Eingang einer zweiten Widerstandsschaltung 14, 16 verbunden sind. Die zweite Widerstandsschaltung besteht aus einer Parallelschaltung aus einem ohmschen Widerstand 16 und einem NMOS-Transistor 14, welcher ebenfalls als bezüglich des Pegels begrenzendes Transfergate geschaltet ist. Der Ausgang der zweiten Widerstandsschaltung 14, 16 ist mit dem Steueranschluss 12g eines NMOS-Transistors 12 der Ausgangsstufe verbunden. Ein erster Anschluss des PMOS-Transistors 11 der Ausgangsstufe liegt auf V_DD und ein zweiter Anschluss des NMOS-Transistors 12 der Ausgangsstufe liegt auf V_SS, während ein zweiter Anschluss des PMOS-Transistors 11 der Ausgangsstufe und ein erster Anschluss des NMOS-Transistors 12 der Ausgangsstufe mit dem Ausgang 2 der Treiberschaltung 10 verbunden sind.
Der Steueranschluss des PMOS-Transistors 13 der ersten Widerstandsschaltung 13, 15 liegt konstant auf einem Potenzial, welches derart gewählt ist, dass bei einem Einschaltvorgang des PMOS-Transistors 11 der Ausgangsstufe der PMOS-Transistor 13 solange leitend geschaltet ist, bis das Potenzial an dem Steueranschluss 11g des PMOS-Transistors 11 einen Wert annimmt, so dass die Schwellenspannung des PMOS-Transistors 11 der Ausgangsstufe erreicht ist. Erst nach Erreichen dieses Potenzials beginnt der PMOS-Transistor 13 der ersten Widerstandsschaltung 13, 15 zu sperren, so dass der Widerstand der ersten Widerstandsschaltung, welcher bis zum Erreichen der Schwellenspannung des PMOS-Transistors 11 zu vernachlässigen ist, nun durch den ohmschen Widerstand 15 bestimmt wird. Dadurch ist erfindungsgemäß gewährleistet, dass beim Einschalten des PMOS-Transistors 11 die Schwellenspannung dieses PMOS-Transistors 11 relativ rasch erreicht wird, aber dennoch die Flankensteilheit des an dem Ausgang 2 abgreifbaren Signals der gewünschte Wert ist, da durch die Erhöhung des Widerstands der ersten Widerstandsschaltung 13, 15 nach Erreichen der Schwellenspannung des PMOS-Transistors 11 der Ausgangsstufe der weitere Anstieg des Potenzials an dem Steueranschluss des PMOS-Transistors 11 flacher verläuft als bis zum Erreichen der Schwellenspannung.
In gleicher Weise wird das Potenzial des Steueranschlusses des NMOS-Transistors 14 der zweiten Widerstandsschaltung derart gewählt, dass bei einem Einschaltvorgang des NMOS-Transistors 12 der Ausgangsstufe der NMOS-Transistor 14 solange leitend bleibt, bis der Steueranschluss 12g des NMOS-Transistors 12 ein Potenzial annimmt, so dass die Schwellenspannung des NMOS-Transistors 12 erreicht ist. Erst nach Erreichen der Schwellenspannung beginnt der NMOS-Transistor 14 zu sperren, so dass der Widerstand der zweiten Widerstandsschaltung 14, 16 dann durch den ohmschen Widerstand 16 bestimmt wird.
Es sei angemerkt, dass für den Fall, dass das Verhältnis zwischen der Schwellenspannung des PMOS-Transistors 13 der ersten Widerstandsschaltung oder des NMOS-Transistors 14 der zweiten Widerstandsschaltung 14 und dem entsprechenden Versorgungspotenzial V_SS bzw. V_DD einen geeigneten Wert ergibt, das Potenzial, welches am Steueranschluss des PMOS-Transistors 13 bzw. des NMOS-Transitors 14 anliegt, direkt durch das Versorgungspotenzial V_SS bzw. V_DD bereitgestellt werden kann.
Es sei weiter angemerkt, dass die in 2 dargestellte erfindungsgemäße Treiberschaltung 10 aus einer ersten erfindungsgemäßen Schaltungsanordnung 13, 15, 21, 22 zur Ansteuerung des PMOS-Transistors 11 der Ausgangsstufe und aus einer zweiten erfindungsgemäßen Schaltungsanordnung 14, 16, 23, 24 zur Ansteuerung des NMOS-Transistors 12 der Ausgangsstufe zusammengesetzt ist. Das Zusammenspiel dieser beiden Schaltungsanordnungen und damit der Betrieb der Treiberschaltung 10 sind in 3 schematisch dargestellt. Dabei sei darauf hingewiesen, dass die in 3 dargestellten Potenzialverläufe gerade bei den sprunghaften Abschnitten theoretischer Natur sind, da mit 3 das Prinzip der Treiberschaltung 10 der 2 verdeutlicht werden soll. Die realen Potenzialverläufe werden später mithilfe der 4 diskutiert.
Bei der Diskussion der Potenzialverläufe wird davon ausgegangen, dass sowohl der Eingang 1a der ersten Schaltungsanordnung als auch der Eingang 1b der zweiten Schaltungsanordnung mit demselben rechteckförmigen Signal beaufschlagt werden. Da die Transistoren 21, 22 der ersten Schaltungsanordnung und die Transistoren 23, 24 der zweiten Schaltungsanordnung in der gleichen Weise angeschlossen sind, wie es bei der Beschreibung der Treiberschaltung 10 vorab beschrieben ist, besitzt der Potenzialverlauf am Eingang der Widerstandsschaltung 13, 15 der ersten Schaltungsanordnung denselben Verlauf wie der Potenzialverlauf am Eingang der Widerstandsschaltung 14, 16 der zweiten Schaltungsanordnung. Da der Ausgang der ersten Widerstandsschaltung 13, 15 mit dem Steueranschluss 11g des PMOS-Transistors 11 verbunden ist, entspracht der in 3 zwischen dem Block 13, 15 und dem Block 11 dargestellte Potenzialverlauf dem Potenzialverlauf an dem Steueranschluss 11g des PMOS-Transistors 11. Man erkennt, dass der Potenzialverlauf rasch auf ein Potenzial sinkt, so dass die Schwellenspannung (V_th) des PMOS-Transistors 11 erreicht wird. Anschließend verläuft der Potenzialverlauf mit einer merklich geringeren Steigung bis zu einem Minimalwert, auf welchem er solange verharrt, bis er wieder zu dem Ausgangspotenzial V_DD springt, wodurch der PMOS-Transistor 11 zu diesem Zeitpunkt gesperrt wird. Aus den gleichen Gründen wie bei der ersten Schaltungsanordnung entspricht der in 3 zwischen dem Block 14, 16 und dem Block 12 dargestellte Potenzialverlauf dem Potenzialverlauf an dem Steueranschluss 12g des NMOS-Transistors 12. Man erkennt, dass der Potenzialverlauf rasch von V_DD auf V_SS absinkt, dort genau solange verharrt wie das Eingangssignal der zweiten Widerstandsschaltung 14, 16 und dann auf ein Potenzial springt, so dass die Schwellenspannung des NMOS-Transistors 12 erreicht wird. Anschließend verläuft der Potenzialverlauf mit einer merklich geringeren Steigung bis zu einem Maximalwert V_DD, auf welchem er verharrt.
Da der Ausgang 2 der Treiberschaltung 10 sowohl mit dem PMOS-Transistor 11 als auch mit dem NMOS-Transistor 12 verbunden ist, ergibt sich der in 3 bei dem Ausgang 2 dargestellte trapezförmige Verlauf. Dabei gibt die Steigung der steigenden Flanke und die Steigung der fallenden Flanke die Flankensteilheit des an dem Ausgang 2 abgreifbaren Ausgangssignals an.
In 4 sind Potenzialverläufe dargestellt, welche mittels Simulation der in 2 dargestellten Treiberschaltung 10 ermittelt sind. Dabei betrug die Versorgungsspannung V_DD 3,2V und als Transistoren 11-14, 21-24 wurden 5V-Transistoren eingesetzt, welche eine Schwellenspannung von circa 1V aufweisen. In 4a ist der Potenzialverlauf an dem Steueranschluss 11g bzw. 11g' des PMOS-Transistors 11 der Ausgangsstufe bei der erfindungsgemäßen Treiberschaltung 10 und bei der Treiberschaltung 10' nach dem Stand der Technik dargestellt. In ähnlicher Weise sind in 4b die Potenzialverläufe an dem Steueranschluss 12g bzw. 12g' des NMOS-Transistors 12 der Ausgangsstufe bei der erfindungsgemäßen Treiberschaltung 10 und bei der Treiberschaltung 10' nach dem Stand der Technik dargestellt. Abschließend ist in 4c der Potenzialverlauf des Ausgangssignals an dem Ausgang 2 bzw. 2' der erfindungsgemäßen Treiberschaltung und der Treiberschaltung nach dem Stand der Technik dargestellt.
In 4a erkennt man, dass das Potenzial des Steueranschlusses 11g anfänglich rascher absinkt als das Potenzial 11g' bei der Treiberschaltung 10' nach dem Stand der Technik, so dass der PMOS-Transistor 11 bei der erfindungsgemäßen Treiberschaltung 10 schneller seine Schwellenspannung erreicht und damit nach einer kürzeren Zeit durchzuschalten beginnt, als dies bei der Treiberschaltung 10' nach dem Stand der Technik der Fall ist. In ähnlicher Weise ist der Anstieg des Potenzials des Steueranschlusses 12g in der 4b rechts bei der erfindungsgemäßen Treiberschaltung 10 steiler als der Anstieg des Potenzials des Steueranschlusses 12g' bei der Treiberschaltung nach dem Stand der Technik. Dadurch wird die Schwellenspannung des NMOS-Transistors 12 bei der erfindungsgemäßen Treiberschaltung 10 schneller erreicht als nach dem Stand der Technik, wodurch der NMOS-Transistor 12 nach einer kürzeren Verzögerungszeit beginnt durchzuschalten als bei der Treiberschaltung 10' nach dem Stand der Technik. Ein Vergleich der 4a und 4b zeigt, dass das Abschalten der Transistoren 11 und 12 nach dem Stand der Technik und bei der erfindungsgemäßen Treiberschaltung 10 gleich schnell erfolgt, wodurch Querströme durch die Transistoren 11 und 12 während des Umschaltens der Treiberschaltung 10 im Vergleich zum Stand der Technik gleich gering bleiben.
Als Ergebnis zeigt sich, dass in 4c sowohl die steigende Flanke als auch die fallende Flanke des Potenzialverlaufs an dem Ausgang 2 der erfindungsgemäßen Treiberschaltung 10 jeweils deutlich vor der entsprechenden Flanke des Potenzialverlaufs des Ausgangs 2' der Treiberschaltung 10' nach dem Stand der Technik liegt. Der 4c kann auch entnommen werden, dass sich die Flankensteilheit der Flanken des Potenzialverlaufs an dem Ausgang 2 der erfindungsgemäßen Treiberschaltung 10 nicht von der Flankensteilheiten der Flanken des Potenzialverlaufs an dem Ausgang 2' der Treiberschaltung 10' nach dem Stand der Technik unterscheidet. Somit ist bei der erfindungsgemäßen Treiberschaltung 10 die Verzögerungszeit bzw. das Delay im Vergleich zu der Treiberschaltung 10' nach dem Stand der Technik verbessert, ohne dass dies zu einer steileren Flankensteilheit führt.
Zur Bewertung der erfindungsgemäßen Treiberschaltung 10 wurden drei Testfälle simuliert. In einem ersten Testfall wurde die Versorgungsspannung auf 3,2V gesetzt und die Treiberschaltung so dimensioniert, dass sich in einem Nominalfall sowohl bei der erfindungsgemäßen Treiberschaltung als auch bei der Treiberschaltung nach dem Stand der Technik eine gleiche Flankensteilheit ergibt. Dabei wurde über alle Corner hinsichtlich der Verzögerungszeit ein Gewinn von 17% bis 33% bei der erfindungsgemäßen Treiberschaltung 10 im Vergleich zu der Treiberschaltung 10' nach dem Stand der Technik erzielt. Zudem verbesserte sich die Schwankung (sowohl bezüglich der Verzögerungszeit als auch bezüglich der Flankensteilheit) zwischen nominal und slow Corner (worst case) von circa 60% auf circa 35%.
Bei der Simulation der Treiberschaltung müssen bestimmte Parameter berücksichtigt werden, welche in der Praxis auftretenden Schwankungen unterworfen sind. Diese Parameter sind die Temperatur, die Güte des Halbleiterprozesses zur Erstellung der Treiberschaltung, Schwankungen in der Versorgungsspannung. Allgemein müssen alle möglichen Kombinationen dieser Parameter betrachtet werden, um für eine gegebene Schaltung einen Schwankungsbereich von betrachteten Messgrößen (z.B. Verzögerungszeit, Flankensteilheit) zu ermitteln. Eine solche Kombination von Parametern wird Corner genannt. Dabei wird unter einer nominal Corner bzw.
Nominalfall eine Kombination dieser Parameter verstanden, wobei jeder Parameter einen Nominalwert aufweist. Eine slow Corner bezeichnet im vorliegenden Fall eine Kombination der Parameter, welche zu einer maximalen Verzögerungszeit der Treiberschaltung führt. Im Gegensatz dazu bezeichnet eine fast Corner im vorliegenden Fall eine Kombination der Parameter, welche zu einer minimalen Verzögerungszeit der Treiberschaltung führt.
In einem zweiten Testfall wurde bei der gleichen Dimensionierung der Bauelemente wie bei dem ersten Testfall die Versorgungsspannung auf 2,0V reduziert. Dabei ergab sich hinsichtlich der Verzögerungszeit ein weiter verbesserter Gewinn von 22% bis 50%.
In einem dritten Testfall wurde die Versorgungsspannung von 2,0V beibehalten, aber sowohl die erfindungsgemäße Treiberschaltung als auch die Treiberschaltung nach dem Stand der Technik derart umdimensioniert, dass die Flankensteilheit im Vergleich zu dem ersten und zweiten Testfall um einen Faktor 6 geringer war. Dabei verbesserte sich der Gewinn bei der Verzögerungszeit nochmals auf circa 34% bis 57%.
Zusammenfassend zeigten die durchgeführten Testfälle, dass die erfindungsgemäße Treiberschaltung 10 im Vergleich zu einer Treiberschaltung 10' nach dem Stand der Technik folgende Vorteile aufweist:

• Die Verzögerungszeit wird wesentlich reduziert.
• Die Variation sowohl der Verzögerungszeit als auch der Flankensteilheit wird über alle Corner wesentlich reduziert.
• Eine Änderung der Flankensteilheit ist durch eine Änderung des ohmschen Widerstands 15, 16 in der ersten und der zweiten Widerstandsschaltung leicht möglich.
• Die Verbesserung hinsichtlich der Verzögerungszeit ist umso größer, je kleiner die Versorgungsspannung oder je größer die Schwellenspannung der Transistoren 11, 12 oder je geringer die gewünschte Flankensteilheit ist.

Claims

Verfahren zum Schalten eines elektronischen Schalters, wobei der elektronischen Schalter (11; 12) einen Steueranschluss (11g; 12g) umfasst, welcher zum Schalten des elektronischen Schalters (11; 12) angesteuert wird, dadurch gekennzeichnet, dass in einem ersten Schritt ausgehend von einem Ausgangszustand ein Potenzial des Steueranschlusses (11g; 12g) kontinuierlich bis zu einem Zielpotenzial erhöht bzw. gesenkt wird, dass in einem zweiten Schritt das Potenzial des Steueranschlusses (11g; 12g) über das Zielpotenzial hinaus kontinuierlich weiter erhöht bzw. gesenkt wird, und dass eine Ableitung einer Funktion des Potenzials des Steueranschlusses (11g; 12g) über der Zeit im ersten Schritt im Mittel mindestens um einen Faktor 2 betragsmäßig größer ist als im zweiten Schritt.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der elektronischen Schalter (11; 12) in dem Ausgangszustand sperrt, und dass das Zielpotenzial derart gewählt ist, dass beim Erreichen des Zielpotenzials die Schwellenspannung des elektronischen Schalters (11; 12) erreicht wird.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Ableitung der Funktion des Potenzials des Steueranschlusses (11g; 12g) über der Zeit im ersten Schritt im Mittel mindestens um einen Faktor 3 betragsmäßig größer ist als im zweiten Schritt.
Verfahren nach einem der Ansprüche 1-3, dadurch gekennzeichnet, dass zur Ansteuerung des Steueranschlusses (11g; 12g) eine Schaltungsanordnung (13, 15, 21, 22; 14, 16, 23, 24) vorhanden ist, dass der Steueranschluss (11g; 12g) zum Einschalten über diese Schaltungsanordnung (13, 15, 21, 22; 14, 16, 23, 24) mit einem Versorgungspotenzial (V_SS; V_DD) verbunden wird, dass in dem ersten Schritt der Widerstand der Schaltungsanordnung (13, 15, 21, 22; 14, 16, 23, 24) im Vergleich zum zweiten Schritt reduziert wird, und dass in dem zweiten Schritt der Widerstand der Schaltungsanordnung (13, 15, 21, 22; 14, 16, 23, 24) im Vergleich zum ersten Schritt erhöht wird.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass der Widerstand der Schaltungsanordnung (13, 15, 21, 22; 14, 16, 23, 24) während des ersten Schritts mindestens um den Faktor 2 kleiner ist als während des zweiten Schritts.
Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der elektronische Schalter ein Transistor (11; 12) ist.
Schaltungsanordnung zum Schalten eines elektronischen Schalters, wobei die Schaltungsanordnung eine Vorstufe (21, 22; 23, 24) und eine Widerstandsschaltung (13, 15; 14, 16) umfasst, wobei ein Eingang (1a; 1b) der Schaltungsanordnung die Vorstufe (21, 22; 23, 24) ansteuert, wobei ein Ausgang der Vorstufe mit einem Eingang der Widerstandsschaltung (13, 15; 14, 16) verbunden ist, wobei ein Ausgang der Widerstandsschaltung (13, 15; 14, 16), welcher auch ein Ausgang der Schaltungsanordnung ist, mit einem Steueranschluss (11g; 12g) des elektronischen Schalters (11; 12) zu verbinden ist, wobei ein erster Anschluss des elektronischen Schalters (11; 12) mit einem ersten Versorgungspotenzial (V_DD: V_SS) zu verbinden ist, wobei an einem zweiten Anschluss des elektronischen Schalters (11; 12) ein Ausgangspotenzial abgreifbar ist, wobei die Vorstufe (21, 22; 23, 24) derart ausgestaltet ist, dass an dem Eingang der Widerstandsschaltung (13, 15; 14, 16) ein zweites Versorgungspotenzial (V_SS; V_DD) der Schaltungsanordnung anliegt, wenn das Potenzial des Eingangs (1a; 1b) der Schaltungsanordnung über bzw. unter einem vorbestimmten Potenzial liegt, wobei die Schaltungsanordnung derart ausgestaltet ist, dass ausgehend von einem Ausgangspotenzial ein Potenzial des Ausgangs (11g; 12g) der Schaltungsanordnung kontinuierlich erhöht bzw. gesenkt wird, bis ein Zielpotenzial erreicht ist, dass anschließend das Potenzial des Ausgangs (11g; 12g) der Schaltungsanordnung über das Zielpotenzial hinaus kontinuierlich weiter erhöht bzw. gesenkt wird, und dass eine Ableitung einer Funktion des Potenzials des Ausgangs (11g; 12g) der Schaltungsanordnung über der Zeit bis zum Erreichen des Zielpotenzials im Mittel mindestens um einen Faktor 2 betragsmäßig größer ist als nach Erreichen des Zielpotenzials.
Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass das Ausgangspotenzial einem Potenzial des Steuereingangs (11g; 12g) des elektronischen Schalters (11; 12) entspricht, bei welchem der elektronische Schalter (11; 12) sperrt, und dass das Zielpotenzial derart gewählt ist, dass beim erreichen des Zielpotenzials eine Schwellenspannung des elektronischen Schalters (11; 12) erreicht wird.
Schaltungsanordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die Schaltungsanordnung derart ausgestaltet ist, dass der Widerstand der Widerstandsschaltung (13, 15; 14, 16), wenn das Potenzial des Ausgangs (11g; 12g) der Schaltungsanordnung unterhalb bzw. oberhalb des Zielpotenzials liegt, kleiner ist, als wenn das Potenzial des Ausgangs (11g; 12g) der Schaltungsanordnung oberhalb bzw. unterhalb des Zielpotenzials liegt.
Schaltungsanordnung nach einem der Ansprüche 7-9, dadurch gekennzeichnet, dass die Widerstandsschaltung aus einer Parallelschaltung von einem ohmschen Widerstand (15; 16) und einem weiteren elektronischen Schalter (13; 14) besteht, und dass das Potenzial des Steueranschlusses des weiteren elektronischen Schalters (13; 14) derart gewählt ist, dass der weitere elektronische Schalter (13; 14) durchschaltet, wenn das Potenzial des Ausgangs (11g; 12g) der Schaltungsanordnung unterhalb bzw. oberhalb des Zielpotenzials liegt, und sonst sperrt.
Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass der Widerstandswert des ohmschen Widerstands (15; 16) mindestens 10-mal so groß ist, wie der Widerstandswert der Vorstufe (21, 22; 23, 24) im eingeschalteten Zustand.
Schaltungsanordnung nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass der weitere elektronische Schalter ein Transistor (13; 14) ist.
Schaltungsanordnung nach einem der Ansprüche 7-12, dadurch gekennzeichnet, dass die Vorstufe einen ersten Transistor (22; 23) und einen zweiten Transistor (21; 24) umfasst, dass der erste Transistor (22; 23) einen anderen Leitungstyp aufweist als der zweite Transistor (21; 24), dass der Eingang (1a; 1b) der Schaltungsanordnung sowohl mit dem Steueranschluss des ersten Transistors (22; 23) als auch mit dem Steueranschluss des zweiten Transistors (21; 24) verbunden ist, dass ein erster Anschluss des ersten Transistors (22; 23) mit einem zweiten Versorgungspotenzial (V_SS; V_DD) der Schaltungsanordnung verbunden ist, dass ein zweiter Anschluss des ersten Transistors (22; 23) und ein erster Anschluss (21; 24) des zweiten Transistors mit dem Eingang der Widerstandsschaltung (13, 15; 14, 16) verbunden sind, dass ein zweiter Anschluss des zweiten Transistors (21; 24) mit einem dritten Versorgungspotenzial (V_DD; V_SS) der Schaltungsanordnung verbunden ist.
Schaltungsanordnung nach Anspruch 13, dadurch gekennzeichnet, dass der elektronische Schalter (11; 12) mindestens um einen Faktor 3 größer dimensioniert ist, als der erste elektronischen Schalter (22; 23) und/oder der zweite elektronische Schalter (21; 24) der Vorstufe.
Schaltungsanordnung nach einem der Ansprüche 7-14, dadurch gekennzeichnet, dass der elektronische Schalter ein Transistor (11; 12) ist.
Schaltungsanordnung nach Anspruch 15, dadurch gekennzeichnet, dass der Transistor (11) und der zweite Transistor (21) der Vorstufe vom P-Leitungstyp sind, dass der erste Transistor (22) der Vorstufe vom N-Leitungstyp ist, dass das erste Versorgungspotenzial und das dritte Versorgungspotenzial gleich V_DD sind, und dass das zweite Versorgungspotenzial gleich V_SS ist.
Schaltungsanordnung nach Anspruch 15, dadurch gekennzeichnet, dass der Transistor (12) und der zweite Transistor (24) der Vorstufe vom N-Leitungstyp sind, dass der erste Transistor (23) der Vorstufe vom P-Leitungstyp ist, dass das erste Versorgungspotenzial und das dritte Versorgungspotenzial gleich V_SS sind, und dass das zweite Versorgungspotenzial gleich V_{DD ist.}
Schaltungsanordnung nach einem der Ansprüche 7-17, dadurch gekennzeichnet, dass die Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1-6 ausgestaltet ist.
Treiberschaltung, wobei die Treiberschaltung (10) einen ersten elektronischen Schalter (11), einen damit in Reihe geschalteten zweiten elektronischen Schalter (12), eine erste Schaltungsanordnung (13, 15, 21, 22) nach Anspruch 16 oder 16 und 18 zum Ansteuern des ersten elektronischen Schalters (11) und eine zweite Schaltungsanordnung (14, 16, 23, 24) nach Anspruch 17 oder 17 und 18 zum Ansteuern des zweiten elektronischen Schalters (12) umfasst, wobei ein erster Eingang (1a) der Treiberschaltung (10) mit dem Eingang der ersten Schaltungsanordnung (11, 13, 15, 21, 22) und ein zweiter Eingang (1b) der Treiberschaltung (10) mit dem Eingang der zweiten Schaltungsanordnung (12, 14, 16, 23, 24) verbunden ist, wobei ein Ausgang (2) der Treiberschaltung (10) mit einem Schaltungspunkt zwischen dem ersten elektronischen Schalter (11) und dem zweiten elektronischen Schalter (12) verbunden ist.
Treiberschaltung nach Anspruch 19, dadurch gekennzeichnet, dass die Treiberschaltung (10) derart ausgestaltet ist, dass sie ein Signal, welches sowohl an ihrem ersten Eingang (1a) als auch an ihrem zweiten Eingang (1b) angelegt ist, verstärkt, und dass das verstärkte Signal an ihrem Ausgang (2) abgreifbar ist.
Treiberschaltung nach Anspruch 19 oder 20, dadurch gekennzeichnet, dass der erste elektronische Schalter ein Transistor (11) und/oder dass der zweite elektronische Schalter ein Transistor (12) ist.