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Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement nach dem Oberbegriff des Anspruchs 1.
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Halbleiterspeicherbauelemente, wie beispielsweise dynamische Speicher mit wahlfreiem Zugriff (DRAM), umfassen üblicherweise Speicherzellenfelder, Ausgleichsschaltungen, Vorladeschaltungen, Abtastverstärker, Bitleitungen und Wortleitungen. Eine allgemein übliche Struktur beinhaltet verschränkte Bitleitungen. 1 zeigt ausschnittweise ein Beispiel eines entsprechenden einfachen herkömmlichen DRAM-Bauelements. Nicht explizit gezeigte Speicherzellen sind an Schnittpunkten von Wortleitungen WL und Bitleitungen 131 bis 138 angeordnet. Dabei bilden die Bitleitungen 131 bis 134 verschränkte Bitleitungspaare, während die Bitleitungen 135 bis 138 nicht verschränkt sind. Jedem Bitleitungspaar sind eine Ausgleichsschaltung und eine Vorladeschaltung 121 bis 128 sowie ein Abtastverstärker (SA) 110 bis 117 zugeordnet. Um die Flächenausnutzung zu steigern, wird jeder Abtastverstärker 110 bis 117 von zwei Speicherzellenfeldern benutzt.
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Herstellungsprozesse für integrierte Schaltungen führen nicht immer zu perfekten Ergebnissen, weshalb jedes hergestellte Bauelement getestet wird. Dazu wird häufig ein Alterungstest, sogenannter Burn-in-Test, durchgeführt, bei dem meist erhöhte Temperaturen und erhöhte Spannungen benutzt werden. So soll sichergestellt werden, dass beispielsweise DRAM-Bauelemente gemäß ihren Spezifikationen arbeiten, wenn sie versandt werden.
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Ein allgemein verwendeter Alterungstest erzeugt eine Spannungsdifferenz zwischen benachbarten Speicherzellen. In einem Speicher, der keine verschränkten Bitleitungspaare aufweist, kann dies dadurch bewirkt werden, dass gleichzeitig Wortleitungen mit Anordnungsnummern 0, 3, 4 und 7 freigegeben und die Bitleitungen mit einer hohen Spannung vorgeladen werden und dann Wortleitungen mit Anordnungsnummern 1, 2, 5 und 6 freigegeben und die Bitleitungen mit einer niedrigen Spannung vorgeladen werden.
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Bei einem Speicher mit verschränkten Bitleitungen, wie demjenigen von 1, resultiert die oben erläuterte Testprozedur nicht in Spannungsdifferenzen zwischen allen benachbarten Zellen. 2A veranschaulicht diesbezüglich eine Anwendung von Testspannungen, während 2B die resultierenden Spannungen für eine repräsentative Anzahl von Speicherzellen veranschaulicht. Wie in 2B dargestellt, schneidet die Bitleitung BL0 im gezeigten Bereich vier Zellen hoher Spannung, durch Kreise mit vertikaler Schraffur angedeutet, während die Bitleitung BL0B vier Zellen niedriger Spannung schneidet, durch Kreise mit horizontaler Schraffur angedeutet. Die Abtastverstärker können daher die Spannungsdifferenz zwischen den Bitleitungen BL0 und BL0B abtasten. Im Gegensatz dazu schneiden die verschränkten Bitleitungen BL1 und BL1B jeweils zwei Zellen hoher Spannung und zwei Zellen niedriger Spannung. Somit liegt in einem Speicher mit verschränkten Bitleitungen, wenn alte Wortleitungen gleichzeitig aktiviert werden, keine geeignete Spannung zwischen den verschränkten Bitleitungen BL1 und BL1B vor, so dass kein zufriedenstellender Testvorgang möglich ist.
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Herkömmliche Systemauslegungen versuchen dieser Problematik dadurch zu begegnen, dass die Wortleitungen auf spezielle Weise in Gruppen aufgeteilt werden, und zwar für einen Abtastbelastungstest in Wortleitungen WL_4K und WL_4K + 3 bzw. WL_4K + 1 und WL_4K + 2, und für einen Schreibbelastungstest in Wortleitungen WL_4K und WL_4K + 2 bzw. WL_4K + 1 und WL_4K + 3, mit K als einer natürlichen Zahl. Auf diese Weise werden vier Testanschlüsse benötigt, um die jeweils geeigneten Wortleitungen für den betreffenden Testvorgang zu aktivieren.
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In der Offenlegungsschrift
US 2004/0105334 A1 ist ein Halbleiterspeicherbauelement offenbart, das mehrere Speicherzellenfeldblöcke mit Wortleitungen und zu diesen nicht-parallelen Bitleitungen sowie an Schnittpunkten der Wortleitungen mit den Bitleitungen angeordneten Speicherzellen aufweist, wobei die Bitleitungen in unverschränkten Paaren aus je einer normalen Bitleitung und einer komplementären Bitleitung organisiert sind. Weiter sind den Bitleitungspaaren zugeordnete Abtastverstärker und den Bitleitungen zugeordnete Vorladeschaltungen vorgesehen, wobei die Vorladeschaltungen dafür eingerichtet sind, die beiden Bitleitungen eines jeweiligen Bitleitungspaares in einem Testmodus auf unterschiedliche Spannungen vorzuladen.
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Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherelements zugrunde, das die oben erwähnten Schwierigkeiten des Standes der Technik wenigstens teilweise vermeidet und insbesondere eine vorteilhafte Durchführung von Testvorgängen ermöglicht, wie Alterungstests in Form von Abtast- und/oder Schreibbelastungstests.
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Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1.
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Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Die Erfindung stellt ein Speicherlayout zur Verfügung, bei dem die Vorladeschaltungen zwischen andere Bitleitungspaare eingeschleift sind als die Abtastverstärker. Die beiden Bitleitungen eines Bitleitungspaares, d. h. je eine normale und eine komplementäre Bitleitung, sind mit verschiedenen Vorladeschaltungen verbunden und können so auf unterschiedliche Vorladespannungen geladen werden. Mit dieser Konfiguration ist es möglich, einen Abtastbelastungstest durch gleichzeitiges Aktivieren aller Adress-/Wortleitungen durchzuführen. Die Bitleitung und die komplementäre Bitleitung jedes Bitleitungspaares werden auf unterschiedliche Spannungen vorgeladen. Auch wenn die Bitleitungen verschränkt sind, können auf diese Weise die Spannungen abgetastet werden, wenn alle Wortleitungen gleichzeitig aktiviert werden. Ein Schreibbelastungstest kann wie üblich durch sequentielles Aktivieren zunächst von geradzahligen und dann von ungeradzahligen Wortleitungen ausgeführt werden. Dies erfordert zwei Testanschlüsse. Da jedoch der Schreibbelastungstest durch gleichzeitiges Aktivieren aller Wortleitungen durchgeführt wird, können die gleichen zwei Testanschlüsse während des Schreibbelastungstests benutzt werden. Im Ergebnis ist es dadurch möglich, die Anzahl von Testanschlüssen auf zwei anstelle der herkömmlichen vier Testanschlüsse zu reduzieren.
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Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
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1 ein ausschnittweises Blockdiagramm eines einfachen herkömmlichen DRAM-Bauelements,
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2A und 2B ein Signalverlaufsdiagramm bzw. eine schematische ausschnittweise Draufsicht auf ein Zellenfeld des Speichers von 1 zur Veranschaulichung eines Problems hinsichtlich effizientere Speichertest,
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3 ein schematisches Blockdiagramm eines erfindungsgemäßen Halbleiterspeicherbauelements,
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4A und 4B Ansichten entsprechend den 2A und 2B, jedoch für das Speicherbauelement von 3,
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5A und 5B ein Blockdiagramm eines Waferalterungstestaufbaus bzw. ein Schaltbild eines in diesem Aufbau verwendbaren Prozessor-/Adressendecoderteils,
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6A und 6B Zeitablaufdiagramme zur Veranschaulichung eines Abtast- bzw. eines Schreibbelastungstests für ein erfindungsgemäßes Speicherbauelement und
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7A, 7B und 7C ausschnittweise Blockdiagramme verschiedener Varianten erfindungsgemäßer Halbleiterspeicherbauelemente.
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Nachfolgend werden einige vorteilhafte Ausführungsbeispiele der Erfindung unter Bezugnahme auf die zugehörigen 3 bis 7C näher erläutert. Ein Layout eines ersten erfindungsgemäßen Ausführungsbeispiels in Form eines DRAM-Bauelements ist in 3 veranschaulicht. Wie daraus ersichtlich, beinhaltet dieses DRAM-Bauelement mehrere Speicherzellenfeldblöcke 302, 304 und 305, zwischen denen Abtastverstärker angeordnet sind, von denen exemplarisch sechs Abtastverstärker 311 bis 316 gezeigt sind. Jeder Abtastverstärker ist wie üblich mit zwei Bitleitungen verbunden. Ausgleichsschaltungen sind durch schräg schraffierte Blöcke repräsentiert und wie üblich zwischen die Bitleitungen eines jeweiligen Bitleitungspaares eingeschleift, wobei exemplarisch eine Ausgleichsschaltung mit dem Bezugszeichen 322 bezeichnet ist.
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Vorladeschaltungen sind in 3 durch rechteckige Blöcke mit horizontaler und vertikaler Schraffierung repräsentiert. Die Rechtecke mit vertikaler Schraffierung repräsentieren Vorladeschaltungen für hohe Spannung und die Rechtecke mit horizontaler Schraffierung repräsentieren Vorladeschaltungen für niedrige Spannung. Beispielsweise bezeichnet ein Block 321 eine Vorladeschaltung für niedrige Spannung, und ein Block 324 repräsentiert eine Vorladeschaltung für hohe Spannung. Weitere Details hinsichtlich der Speicherzellenfelder und des Schaltungsaufbaus der Vorladeschaltungen und der Ausgleichsschaltungen werden weiter unten unter Bezugnahme auf die 7A, 7B und 7C erläutert. Die Ausgleichschaltungen werden durch Ausgleichssteuersignale EQ_A, EQ_B etc. gesteuert, und die Vorladeschaltungen werden durch Vorladesteuersignale PRE_A, PRE_B etc. gesteuert.
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Jeder Abtastverstärker ist mit einem Bitleitungspaar verbunden. Beispielsweise ist der Abtastverstärker 311 zwischen die mit BLn und BLnB bezeichneten Bitleitungen eingeschleift. In gleicher Weise sind die Ausgleichsschaltungen, wie z. B. die Ausgleichsschaltung 322, zwischen die Bitleitungen jeweiliger Bitleitungspaare eingeschleift. Hingegen ist jede Bitleitung eines jeweiligen Bitleitungspaares mit einer anderen Vorladeschaltung verbunden, d. h. die Vorladeschaltungen sind zwischen die mit jeweils einem Abtastverstärker verbundenen Bitleitungspaare eingeschleift. Während eines Alterungstests können daher die beiden Bitleitungen eines jeden Bitleitungspaares auf unterschiedliche Vorladespannungen vorgeladen werden. Dadurch können benachbarte Speicherzellen während eines Alterungstests einen hohen bzw. einen niedrigen Spannungspegel annehmen, wie in 4B veranschaulicht. Die Vorladeschaltungen mit horizontal schraffiertem Block sind gemäß 3 an eine Leitung VBL_L für niedrige Spannung angeschlossen, und die Vorladeschaltungen mit vertikal schraffiertem Block sind an eine Leitung VBL_H für hohe Spannung angeschlossen.
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Mit den Bezeichnungen „niedrige Spannung” und „hohe Spannung” sind vorliegend Spannungen gemeint, die für die speziellen Schaltungen in den Speicherzellenfeldern niedrig bzw. hoch sind, d. h. die während eines Alterungstests herkömmlichen niedrigen bzw. hohen Spannungspegeln entsprechen. Es versteht sich, dass im normalen Betrieb wie übliche alle Bitleitungen auf die gleiche Spannung vorgeladen werden.
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Während eines Abtastbelastungstests werden alle Adressleitungen gleichzeitig aktiviert, wie in 4A veranschaulicht. 4A zeigt insbesondere die Spannungen auf den Bitleitungen BL0 und BL0B sowie den Bitleitungen BL1 und BL1B für diesen Fall. Die Spannungen benachbarter Zellen sind in 4B veranschaulicht, woraus ersichtlich ist, dass jede Bitleitung nur Zellen abtastet, die auf eine bestimmte Spannung geladen sind. Dies ist sowohl für die verschränkten wie auch für die nicht verschränkten Bitleitungspaare der Fall.
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Beim Aufbau gemäß 3 ist es möglich, die Bitleitungen und komplementären Bitleitungen gleichzeitig auf unterschiedliche Spannungspegel vorzuladen, da beispielsweise die Bitleitung BL1 und die komplementäre Bitleitung BL1B an unterschiedliche Vorladespannungen angeschlossen sind, die ihrerseits mit unterschiedlichen Alterungstest-Vorladespannungen VBL_H bzw. VBL_L verknüpft sind. Beispielsweise können so die Bitleitung BL1 und die komplementäre Bitleitung BL1B gleichzeitig auf verschiedene Spannungen vorgeladen werden. Dies verkürzt den Alterungstestzyklus, wie in 4A zeichnerisch veranschaulicht.
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Die 5A und 5B veranschaulichen einen zur Durchführung eines Waferalterungstests verwendbaren Aufbau mit einem Spaltendecoder 501, der mit einem Speicherzellenfeld 502 verbunden ist, das einen ersten und einen zweiten Speicherzellenfeldblock 506, 510 aufweist. Zwischen den Blicken 506, 510 sind Abtastverstärker 507 angeordnet. Anschlüsse 508 und 509 sind mit einem externen Testgerät verbunden, um geeignete Signale für die Wortleitungen zuzuführen. Detaillierte Realisierungsmöglichkeiten für das Speicherzellenfeld 502 sind in den 7A, 7B und 7C angegeben. Ein Waferalterungstest-Steuersignal WBE aktiviert im Aufbau von 5A einen Waferalterungstest in einem Prozessor 504. Der Prozessor 504 aktiviert seinerseits einen Adressendecoder 505.
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Durch den gezeigten Schaltungsaufbau von 5A können zwei Testarten ausgeführt werden, und zwar ein Abtastbelastungstest und ein Schreibbelastungstest. Es sei hier nochmals betont, dass nur die beiden Anschlüsse 508 und 509 benötigt werden, um die Signale zur Durchführung dieser beiden Testarten bereitzustellen. Der Grund dafür, dass lediglich zwei Anschlüsse benötigt werden, liegt darin, dass das Speicherbauelement, wie oben erläutert, Vorladeschaltungen für zwei Spannungspegel aufweist und während eines Abtastbelastungstests alle Leitungen gleichzeitig aktiviert werden. Während eines Schreibbelastungstests werden die Wortleitungen in zwei Gruppen unterteilt, wofür die zwei Testanschlüsse 508, 509 benötigt werden. Diese gleichen Anschlüsse 508, 509 können aber auch zur Aktivierung aller Leitungen während des Abtastbelastungstests benutzt werden.
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Nachfolgend wird auf die Art und Weise eingegangen, in der diese beiden Testarten ausgeführt werden. Beim Abtastbelastungstest werden, wie vorstehend erwähnt, alle Wortleitungen gleichzeitig aktiviert. 6A zeigt im Zeitablaufdiagramm die Durchführung eines solchen Abtastbelastungstests. Verschiedene aufeinanderfolgende Zeitspannen a, b, c und d sind in horizontaler Richtung abgetragen. Geradzahlige und ungeradzahlige Wortleitungen werden gleichzeitig aktiviert, siehe die entsprechenden Aktivierungssignale P_EVEN und P_ODD. In gleicher Weise werden gleichzeitig die niedrige Vorladespannung VBL_L und die hohe Vorladespannung VBL_H bereitgestellt. Das Vorladen erfolgt in den Zeitspannen a und c, während das Abtasten in den Zeitspannen b und d erfolgt.
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5B zeigt eine vorteilhafte Realisierungsmöglichkeit für den Adressendecoder 505 bzw. den Prozessor 504 und die Art und Weise, wie der Adressendecoder 505 die Wortleitungen während eines Schreibbelastungstests aktiviert. Alle Wortleitungen werden durch die an die Anschlüsse 508 und 509 angelegten Signale P_EVEN und P_ODD aktiviert.
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Während des Schreibbelastungstests werden die Wortleitungen wie üblich in zwei Gruppen geradzahliger und ungeradzahliger Wortleitungen unterteilt, beispielsweise in WL_4K und WL_4K + 2 bzw. WL_4K + 1 und WL_4K + 3, mit K als einer natürlichen Zahl. Während des Abtastalterungstests werden alle Wortleitungen gleichzeitig aktiviert, d. h. die beiden obigen Wortleitungsgruppen werden zu einer einzigen Gruppe mit WL_4K, WL_4K + 1, WL_4K + 2 und WL_4K + 3 kombiniert. Daher können sowohl der Abtastbelastungstest als auch der Schreibbelastungstest unter Verwendung von nur zwei Testanschlüssen ausgeführt werden, im Gegensatz zu den herkömmlicherweise notwendigen vier Testanschlüssen.
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Wie in 5B weiter ersichtlich, werden die Testsignale P_EVEN und P_ODD an je einen Eingang von Gattern 552, 553 angelegt, während an einen zweiten Eingang derselben das Waferalterungstest-Steuersignal WBE angelegt wird. Mittels nachfolgender Inverter und Gatter 561 bis 564 werden Signale PWBE0, PWBE1, PWBE2 und PWBE3 erzeugt, von denen das Signal PWB0 Wortleitungen mit Anordnungsnummern 0, 4, 8, 12 etc., das Signal PWB1 Wortleitungen mit Anordnungsnummern 1, 5, 9, 13 etc., das Signal PWBE2 Wortleitungen mit Anordnungsnummern 2, 6, 10, 14 etc. und das Signal PWBE3 Wortleitungen mit Anordnungsnummern 3, 7 11, 15 etc. aktivieren.
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Die Zeitsteuerung für diese Vorgänge ist in 6B veranschaulicht. Wie im Diagramm von 5A sind Zeitspannen a, b, ..., e entlang der horizontalen Achse abgetragen. Im Fall von 6B treten die Wortleitungssignale P_EVEN und P_ODD in verschiedenen Zeitintervallen auf. Verglichen mit dem Fall von 6A treten die Bitleitungssignale VBL_L und VBL_H zu unterschiedlichen Zeiten auf. In der Zeitspanne a werden Daten in die Knoten WL_4K, WL_4K + 2 etc. geschrieben. In der Zeitspanne b werden Daten in die Knoten WL_4K + 1, WL_4K + 3 etc. geschrieben.
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Die 7A, 7B und 7C veranschaulichen in Layoutdarstellungen drei verschiedene Realisierungen von Halbleiterspeicherbauelementen der Erfindung. Im Ausführungsbeispiel von 7A sind jedem Bitleitungspaar in jedem Feldbereich von Speicherzellen eine Ausgleichsschaltung und eine Vorladeschaltung zugeordnet. Im Ausführungsbeispiel von 7B ist ein gemeinsame Ausgleichsschaltung für die mit einem jeweiligen Abtastverstärker verbundenen Bitleitungen in zwei angrenzenden Feldbereichen vorgesehen. Außerdem ist für jedes Bitleitungspaar in jedem Speicherzellenfeldbereich eine Vorladeschaltung vorgesehen. Im Ausführungsbeispiel von 7C sind eine gemeinsame Ausgleichsschaltung und eine gemeinsame Vorladeschaltung für die mit einem jeweiligen Abtastverstärker verbundenen Bitleitungen in den beiden zugehörigen Feldbereichen vorgesehen.
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Somit gibt es im Ausführungsbeispiel von 7A eine Ausgleichsschaltung und eine Vorladeschaltung für jedes Bitleitungspaar in jedem Speicherzellenfeldbereich. Im Ausführungsbeispiel von 7B gibt es hingegen gemeinsame Ausgleichsschaltungen, und im Ausführungsbeispiel von 7C gibt es gemeinsame Ausgleichsschaltungen und gemeinsame Vorladeschaltungen.
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Zum besseren Verständnis sind in den 7A, 7B und 7C bestimmte Ausgleichsschaltungen und bestimmte Vorladeschaltungen mit gestricheiten Kreislinien markiert, auf die nachfolgend näher eingegangen wird. Es versteht sich, dass die nachstehende Erläuterung jeweils einer Vorladeschaltung und einer Ausgleichsschaltung in gleicher Weise für die anderen, entsprechend angeordneten Ausgleichsschaltungen und Vorladeschaltungen gilt. Jede individuelle Vorladeschaltung und jede individuelle Ausgleichsschaltung weist einen herkömmlichen Aufbau mit Transistoren auf, die wie gezeigt verschaltet sind.
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Das Speicherbauelement von 7A weist DRAM-Speicherzellenfelder 701, 706 und 708 auf. Zwischen den Feldbereichen 701 und 706 befinden sich Abtastverstärker 705, und zwischen den Feldbereichen 706 und 708 befinden sich Abtastverstärker 707. Das Speicherzellenfeld 701 weist Vorladeschaltungen 702A und Ausgleichsschaltungen 703A auf. Das Speicherzellenfeld 706 weist Vorladeschaltungen 702B und Ausgleichsschaltungen 703B auf. Die Vorladeschaltungen sind, wie oben erläutert, mit den Leitungen VBL_H und VBL_L für hohe bzw. niedrige Spannung verbunden. Die gleiche Konfiguration von Vorlade- und Ausgleichsschaltungen befindet sich zwischen den Speicherzellenfeldern 706 und 708.
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Das Speicherbauelement von 7B weist DRAM-Speicherzellenfelder 721, 725 und 728 auf. Abtastverstärker 722 befinden sich zwischen den Feldbereichen 721 und 725, und Abtastverstärker 726 befinden sich zwischen den Feldbereichen 725 und 728. Vorladeschaltungen 722A sind dem Feldbereich 721 zugeordnet, und Vorladeschaltungen 722B sind dem Feldbereich 725 zugeordnet. Ausgleichsschaltungen 723 sind sowohl dem Feldbereich 721 als auch dem Feldbereich 725 zugeordnet. Die gleiche Konfiguration von Vorlade- und Ausgleichsschaltungen liegt zwischen den Feldbereichen 725 und 728 vor.
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Das Speicherbauelement von 7C weist DRAM-Speicherzellenfelder 751, 755 und 759 auf. Abtastverstärker 752 befinden sich zwischen den Feldbereichen 751 und 755, und Abtastverstärker 756 befinden sich zwischen den Feldbereichen 755 und 759. Vorladeschaltungen 753A sind zwischen den Feldbereichen 751 und 755 angeordnet und werden von diesen gemeinsam genutzt. In gleicher Weise befinden sich Ausgleichsschaltungen 754A zwischen den Feldbereichen 751 und 755 und werden von diesen gemeinsam genutzt. Vorladeschaltungen 753B und Ausgleichsschaltungen 754B sind den Feldbereichen 755 und 759 jeweils gemeinsam zugeordnet.
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Wenngleich in den 3, 7A, 7B und 7C jeweils exemplarisch nur drei Speicherzellenfeldbereiche dargestellt sind, versteht es sich, dass in erfindungsgemäßen Ausführungsformen eine beliebige Anzahl von Speicherzellenfeldbereichen bzw. Speicherblöcken vorgesehen sein kann. Weiter versteht sich, dass in diesen Figuren nur die hier besonders interessierenden Elemente dargestellt sind und das jeweilige Speicherbauelement in einer üblichen Weise weitere, hier nicht gezeigte Komponenten beispielsweise in nicht gezeigten Flächenbereichen aufweisen kann. Außerdem kann sich das in diesen Figuren gezeigte Layoutmuster ein oder mehrmals in benachbarten Flächenbereichen fortsetzen.
