DE102005016925A1 - Verfahren zum Herstellen eines Transistors mit einem high-k-Gate-Dielektrikum - Google Patents

Verfahren zum Herstellen eines Transistors mit einem high-k-Gate-Dielektrikum Download PDF

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Abstract

Ein Verfahren zum Herstellen eines Transistors mit einem high-k-Gate-Dielektrikum wird mit den folgenden Verfahrensschritten ausgeführt: Bereitstellen eines Halbleitersubstrats mit einem Kanalbereich, selektives Aufbringen einer Opferschicht auf dem Halbleitersubstrat im Kanalbereich, Ausbildung einer Gate-Elektrode über der Opferschicht und einer Source- und einer Drain-Elektrode im Halbleitersubstrat beiderseits des Kanalbereichs, Entfernung der Opferschicht über dem Kanalbereich unter der Gate-Elektrode und Aufbringen einer high-k-Gate-Dielektrikumschicht wenigstens über dem Kanalbereich unter der Gate-Elektrode.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Transistors mit einem high-k-Dielektrikum, insbesondere zum Einsatz in Logik- und Speicher-Bauelementen.
  • Die Entwicklung der Mikroelektronik war in der Vergangenheit durch eine fortlaufende Skalierung der Bauelemente und dabei insbesondere der eingesetzten Transistoren, gekennzeichnet. Immer kleinere Transistorstrukturen ermöglichten eine immer höhere Schaltgeschwindigkeit bei vermindertem Stromverbrauch.
  • Die in der Mikroelektronik eingesetzten Transistoren werden in der Regel aus Silizium gefertigt, resultierend aus der ausgereiften Bearbeitungstechnik in Verbindung mit den günstigen Materialeigenschaften. Als Gate-Dielelektrikum zwischen Gate-Elektrode und Kanalbereich wird dabei seit den 50er-Jahren üblicherweise Siliziumdioxid eingesetzt. Aufgrund der zunehmenden Verkleinerung der Transistorstruktur beträgt die Dicke der Gate-Oxidschicht bei Transistoren in Logik- und Speicher-Anwendungen heute nur noch einige zehn Atomlagen. Bei so geringen Schichtdicken beginnen jedoch die Elektronen während des Schaltvorgangs durch die Gate-Oxidschicht zu tunneln und verursachen eine entsprechende Verlustleistung. Da diese Verlustleistung exponentiell mit abnehmender Schichtdicke ansteigt, ist eine weitere Reduzierung der Gate-Oxidschichtdicke, wie sie im Rahmen von Sub-100nm-Strukturen erforderlich wird, nicht mehr möglich.
  • Für Sub-100nm-Strukturen werden deshalb Materialmodifikationen beim Gate-Dielektrikum angedacht. Ziel ist es, das Siliziumdioxid als Gate-Dielektrikum durch andere Materialien, die sich durch eine höhere Dielektrizitätskonstante auszeich nen und somit höhere Kapazitätsflächendichten zulassen, abzulösen. Solche möglichen sogenannten high-k-Dielektrika sind Hafniumoxid, Zirkoniumoxid oder Oxide der Lanthanoiden-Reihe. Diese high-k-Gate-Dielektrika sind jedoch nur in einem Temperaturbereich unter 800 °C thermisch stabil und eignen sich deshalb nur sehr eingeschränkt zum Ersatz von Siliziumdioxid als Gate-Dielektrikum, da bei der Ausbildung von Transistoren im Rahmen der Silizium-Planartechnik, insbesondere bei der Aktivierung von Dotierungen, oft Temperaturen von weit über 800 °C erforderlich sind. Es sind zwar auch high-k-Dielektrika mit einer höheren thermischen Stabilität bekannt. Diese Hochtemperatur-high-k-Dielektrika lassen sich jedoch nur sehr schwer in den Standardprozess zur Herstellung von Transistoren im Rahmen der Silizium-Planartechnik integrieren und beeinträchtigen darüber hinaus oft die Transistorperformance durch Verminderung der Ladungsmobilität im Kanal unterhalb des Gate-Dielektrikums. Um die leichter zu integrierenden Niedertemperatur-high-k-Dielektrika als Gate-Dielektrikum von Transistoren für Logik- und Speicher-Anwendungen einsetzen zu können, wird deshalb über einen veränderten Prozessfluss bei der Ausbildung der Transistoren nachgedacht. So wurde vorgeschlagen, das Niedertemperatur-high-k-Dielektrikum zur Ausbildung der Isolatorschicht zwischen Gate-Elektrode und Kanalbereich im Transistor erst nach Abschluss der Hochtemperaturprozesse, wie sie insbesondere zur Aktivierung der Transistordotierungen erforderlich sind, aufzubringen. Diese Vorgehensweise würde jedoch zahlreiche zusätzliche und kostspielige Prozessschritte erforderlich machen.
    •
  • Zielsetzung der Erfindung ist es, ein Verfahren zum Herstellen von Transistoren mit einem high-k-Dielektrikum, insbesondere einem solchen mit einer Temperaturstabilität unter 800 °C bereit zu stellen, das sich auf einfache Weise in die Standardprozessfolge zum Ausbilden von Transistoren für Logik- und Speicher-Anwendungen integrieren lässt.
  • Diese Aufgabe wird erfindungsgemäß mit einem Verfahren gemäß Anspruch 1 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Erfindungsgemäß wird zum Herstellen eines Transistors mit einem high-k-Dielektrikum selektiv auf einem Halbleitersubstrat in einem vorgesehenen Kanalbereich eine Opferschicht aufgebracht, anschließend die Gate-Elektrode über der Opferschicht und die Source- und Drain-Elektrode im Halbleitersubstrat beiderseits des Kanalbereichs ausgebildet, dann die Opferschicht über dem Kanalbereich unter der Gate-Elektrode entfernt und anschließend eine high-k-Dielektrikumschicht wenigstens über dem Kanalbereich unter der Gate-Elektrode eingebracht.
  • Mit dieser Vorgehensweise besteht die Möglichkeit, bei der Ausbildung von Transistoren mit einem high-k-Dielektrikum, insbesondere einem high-k-Dielektrikum mit einer Temperaturstabilität unter 800 °C, die aus der Silizium-Planartechnik beim Einsatz von Siliziumdioxid als Gate-Dielektrikum bekannten Prozessfolgen zum Ausbilden von Transistoren für Speicher- oder Logik-Anwendungen einzusetzen. Erfindungsgemäß wird dabei anstelle des high-k-Materials zur Ausbildung des Gate-Dielektrikums im Transistor zuerst eine Dummy-Schicht eingesetzt, um die herum dann der Transistor, insbesondere mit seinen Hochtemperaturprozess-Schritten zum Ausbilden und Aktivieren der Dotierungen erzeugt wird. Anschließend wird dann die Dummy-Schicht, die den Kanalbereich von der Gate-Elektrode abtrennt, entfernt und das high-k-Dielektrikum anstelle der Opferschicht eingebracht. Das high-k-Dielektrikum wird durch die erfindungsgemäße Vorgehensweise beim Ausbilden des Transistors so nur einem geringen thermischen Budget ausgesetzt, so dass auch Materialien mit einer geringen Temperaturstabilität von unter 800 °C, die sich durch bevorzugte Materialeigenschaften hinsichtlich der Transistorperformance auszeichnen, einsetzen lassen.
  • Gemäß einer bevorzugten Ausführungsform wird dabei als Opferschichtmaterial SiGe eingesetzt. SiGe zeichnet sich durch eine hohe Schichtqualität und eine einfache Integration in die Standardprozessfolge zur Ausbildung von Transistoren im Rahmen der Silizium-Planartechnik aus. SiGe lässt sich zudem auf einfache Weise selektiv auf einer Siliziumoberfläche aufwachsen, so dass die SiGe-Schicht gezielt auf die gewünschten Bereiche auf der Siliziumoberfläche bei Speicher- und Logikanwendungen, insbesondere auf den Transistorbereich, beschränkt werden kann. Die SiGe-Schicht kann außerdem mit einem Standard-Schichterzeugungsverfahren, insbesondere einem CVD-Verfahren, hochgenau mit einer bevorzugten Schichtdicke von 2 bis 10 nm aufgewachsen werden.
  • Darüber hinaus lässt sich die SiGe-Schicht auf einfache Weise mit Hilfe von Standard-Ätzverfahren isotrop und selektiv zu benachbarten Schichten, insbesondere zu einer Siliziumschicht, einer Siliziumdioxidschicht oder Siliziumnitridschicht entfernen. Bevorzugt ist dabei eine isotrope Ätzung mit einer der folgenden Ätzchemien auszuführen:
    HNO3/HF/CH3COOH/H2O oder H2O2 oder NH4OH/H2O2/H2O
  • Gemäß einer weiteren bevorzugten Ausführungsform wird nach dem Entfernen der Opferschicht über dem Kanalbereich unter der Gate-Elektrode eine zusätzliche Siliziumoxid-Ätzung vor dem Aufbringen der high-k-Dielektrikumschicht ausgeführt, um perfekte Oberflächen herzustellen. Bevorzugt ist dabei weiterhin, vor dem Aufbringen des high-k-Dielektrikums die Oberfläche im Kanalbereich und/oder die Oberfläche unter der Gate-Elektrode zu passivieren, um damit ein optimalen Schichtenwachstum des high-k-Dielektrikums zu erzielen. Die Oberflächen-Passivierung bietet darüber hinaus die Möglichkeit, durch gezielte Materialbeeinflussung die Transistorperformance, insbesondere auch hinsichtlich der Verlustleitung im an- und ausgeschalteten Zustand zu optimieren.
  • Ein optimales Schichtenwachstum des high-k-Dielektrikums und damit ein hochqualitatives Gate-Dielektrikum lässt sich insbesondere durch eine Aufbringung mit Hilfe des ALD- oder CVD-Verfahrens erzielen. Vor allem das ALD-Verfahren sorgt für eine gute Einbringung des high-k-Dielektrikums zwischen der Gate-Elektrode und dem Kanalbereich.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird nach dem Aufbringen der Opferschicht zusätzlich eine Ätzstoppschicht, vorzugsweise eine Siliziumoxidschicht, aufgewachsen, mit der sich insbesondere die Ätzvorgänge der Gate-Elektrode einfach und zuverlässig steuern lassen.
  • Gemäß einer weiteren bevorzugten Ausführungsform werden die Source/Drain-Dotierungen seitlich an den Kanalbereich angrenzend durch die Opferschicht hindurch ausgeführt, wodurch sich aufgrund der zusätzlichen Streueffekte flache Dotierprofile und damit günstige Transistoreigenschaften erzielen lassen.
    •
  • Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
  • 1 bis 13 Querschnitte bzw. Aufsichten auf einen Halbleiterwafer nach aufeinanderfolgenden Prozessschritten im Rahmen der Herstellung eines Transistors mit einem high-k-Dielektrikum gemäß der Erfindung.
  • Die erfindungsgemäße Integration eines high-k-Dielektrikums, insbesondere eines Niedertemperatur-high-k-Dieleketrikums als Gate-Isolatorschicht in Transistoren, vorzugsweise bei Logik- und Speicher-Anwendungen, wird im folgenden anhand der Ausbildung zweier benachbarter, miteinander verschalteter Feldeffekttransistoren dargestellt.
  • Grundlage zur Realisierung von elektrischen Funktionen einer integrierten Schaltung, und dabei insbesondere von Transisto ren für Logik- und Speicher-Anwendungen, ist die Planartechnik. Diese beinhaltet eine Abfolge von jeweils ganzflächig an einer Scheibenoberfläche wirkenden Einzelprozessen, bei der über geeignete Maskierungsschichten gezielt eine lokale Veränderung eines Halbleitermaterials durchgeführt wird. Als Ausgangsmaterial wird dabei in der Regel Silizium eingesetzt, resultierend aus der ausgereiften Bearbeitungstechnik in Verbindung mit den günstigen Materialeigenschaften.
  • Es ist wesentliche Zielsetzung bei der Fortentwicklung von integrierten Schaltungen und insbesondere der dabei eingesetzten Transistoren, diese von Transistorgeneration zu Transistorgeneration zu miniaturisieren. Transistoren in integrierten Schaltungen werden in der Regel als Oberflächentransistoren hergestellt. In ein schwach leitendes Grundmaterial werden zwei stark leitende Gebiete eindiffundiert. Sie wirken als stromliefernde (Source)- und stromaufnehmende (Drain)-Elektrode. Zwischen der Source-Elektrode und der Drain-Elektrode ist ein Kanalbereich vorgesehen, auf dem eine Dielektrikumschicht und darüber eine Steuer(Gate)-Elektrode ausgebildet ist. Diese Gate-Elektrode bildet mit dem sich darunter befindlichen Kanalbereich einen Plattenkondensator. Durch Anlegen einer Spannung an die Gate-Elektrode kann dann die Ladungsdichte im Kanalbereich durch Influenz erhöht bzw. erniedrigt werden, um den Transistor an- bzw. auszuschalten.
  • Als Gate-Dielektrikum zwischen dem Kanalbereich und der Gate-Elektrode wird herkömmlicherweise in der Regel Siliziumdioxid oder auch Siliziumoxynitrid eingesetzt. Die fortschreitende Miniaturisierung der integrierten Schaltungen und damit der Transistoren führt jedoch dazu, dass die Dicke der Gate-Oxidschicht immer weiter verringert werden muss. Die bisher in der Regel eingesetzten Materialien Siliziumdioxid oder Siliziumoxynitrid weisen jedoch bei Schichtdicken im Bereich von 5 nm oder darunter, wie sie bei zukünftigen Logik-Anwendungen mit Strukturbreiten von unter 45 nm bzw. zukünftige Speicher-Anwendungen mit Strukturbreiten von unter 70 nm erforderlich sind, hohe Leckströme auf, die zu einem starken Leistungsverlust während des Schaltvorganges führen. Deshalb werden bei der Weiterentwicklung von Transistoren Änderungen in der Materialzusammensetzung der Dielektrikumschicht angedacht.
  • Als Ersatz für die herkömmlichen Dielektrika bieten sich dabei sogenannte high-k-Dielektrika an, die sich durch eine höhere Dielektrizitätskonstante und damit reduzierten Leckströmen bei gleicher Schichtdicke auszeichnen. Solche high-k-Dielektrika, wie Hafniumoxid, Zirkoniumoxid oder Oxide der Lanthanoidenweisen jedoch gegenüber herkömmlichen Dielektrika, wie Siliziumdioxid, eine verminderte thermische Stabilität auf. Bei den bekannten Prozessfolgen zur Ausbildung von Logik- und Speicher-Anwendungen mithilfe der Silizium-Planartechnik treten jedoch bei der Herstellung von Transistoren in der Regel Temperaturen von weit über 800 °C auf, der Grenze für die Temperaturstabilität der zum Einsatz bei Transistoren geeigneten high-k-Dielektrika.
  • Um trotzdem solche Niedertemperatur-high-k-Dielektrika im Rahmen der Standard-Prozessfolgen zum Ausbilden von Transistoren für Logik- oder Speicher-Anwendungen einsetzen zu können, wird erfindungsgemäß vorgeschlagen, bei der Ausbildung des Transistors so vorzugehen, dass zuerst eine Opferschicht als Platzhalter für das high-k-Dielektrikum verwendet wird, die nach Durchführung der Hochtemperaturprozesse im Rahmen der Transistorherstellung dann entfernt und durch die eigentliche high-k-Dielektrikumschicht ersetzt wird.
  • Bevorzugt ist bei der erfindungsgemäßen Vorgehensweise, insbesondere dann, wenn der Transistor aus Silizium gefertigt wird, als Dummy-Schicht eine SiGe-Schicht einzusetzen. Der Einsatz von SiGe als Opferschicht ermöglicht ein selektives Schichtenwachstum, insbesondere in Bezug auf Silizium bzw. Siliziumdioxid, so dass sich die Opferschicht auf den gewünschten Bereich, z.B. den aktiven Bereich des Transistors begrenzen lässt. Der Einsatz von SiGe als Opferschicht hat darüber hinaus den Vorteil, dass es sich auch selektiv, z.B. in Bezug auf Siliziumdioxid oder Siliziumnitrid ätzen lässt.
  • Bei der Ausbildung des Transistors ist es weiterhin vorteilhaft, dass durch die Opferschicht hindurch die Source/Drain-Dotierungen des Transistors ausgeführt werden. Diese zusätzliche Streuschicht ermöglicht es, besonders flache Dotierprofile, die besonders vorteilhaft bei der Ausbildung von Kurzkanaltransistoren sind, herzustellen.
  • Bevorzugt ist es weiterhin, nach dem Entfernen der Opferschicht und vor dem Einbringen des high-k-Dielektrikums die Grenzflächen auf der Kanaloberfläche bzw. unter der Gate-Elektrode zu passivieren, wodurch die Transistorperformance gezielt beeinflusst und verbessert werden kann.
  • Im folgenden wird die Erfindung am Beispiel der Ausbildung einer Doppel-Transistoranordnung dargestellt. Die 1 bis 13 zeigen jeweils schematische Querschnitte bzw. Aufsichten aufeinanderfolgender Prozesschritte. Ausgangspunkt der erfindungsgemäßen Prozessführung ist ein Siliziumwafer 1 nach Erzeugung des aktiven Bereichs 2 für die Transistoren, z.B. einer schwach dotierten Wanne im Siliziumwafer 1. Durch die Art und Stärke der Wannendotierung kann dabei die Einsatzspannung der Transistoren eingestellt werden. Der aktive Bereich 2 der Transistoren ist durch eine Grabenisolierung 3 von benachbarten Transistoren oder anderen aktiven Gebieten getrennt. Hierzu wurden in den Siliziumwafer 1 Gräben geätzt und mit isolierendem Material, vorzugsweise Siliziumdioxid, z.B. nach dem TEOS-Verfahren, aufgefüllt.
  • Auf den so vorbereiteten Siliziumwafer 1 wird zur Ausbildung der Doppel-Transistoranordnung mit dem high-k-Dielektrikum in einem ersten Prozessschritt die sich auf der Siliziumoberfläche in der Regel befindliche natürliche SiO2-Schicht, z.B. mittels einer Ätzung mit verdünnter HF-Lösung entfernt. An schließend wird dann die Opferschicht 4, die als Platzhalter für das high-k-Dielektrikum zwischen Kanalbereich und den Gate-Elektroden der Transistoren dient, abgeschieden. Als Opferschicht 4 wird dabei eine SiGe-Schicht eingesetzt, die mit der gewünschten Schichtdicke für das high-k-Gate-Dielektrikum, vorzugsweise mit eine Dicke von 2 bis 10 nm, vorzugsweise durch epitaktisches Aufwachsen erzeugt wird.
  • Der SiGe-Abscheideprozess erfolgt dabei selektiv auf dem aktiven Bereich 2 der Transistoren, da das SiGe nur auf der kristallinen Siliziumoberfläche aufwächst. Ein gleichmäßiges selektives Schichtenwachstum lässt sich bevorzugt mit einem Germaniumanteil zwischen 20 und 70 % erreichen.
  • Nach der SiGe-Aufbringung auf dem aktiven Bereich 2 der Transistoren wird zusätzlich eine dünne Siliziumdioxidschicht 5, vorzugsweise mit einer Dicke von ca. 1 nm, z.B. durch thermische Oxidation, erzeugt. Diese dünne Siliziumdioxidschicht 5 dient als Ätzstoppschicht bei der anschließenden Ausbildung der Gate-Elektrode. 1 zeigt einen Querschnitt durch den Siliziumwafer nach dem Aufwachsen der dünnen Siliziumdioxidschicht als Ätzstoppschicht auf der SiGe-Schicht 4.
  • In einer nächsten Prozessfolge werden dann die Gate-Elektroden der Doppel-Transistoranordnung erzeugt. Hierzu wird einen Polysiliziumschicht 6 mit einer Dicke von 50 bis 100 nm aufgebracht, die z.B. durch Phosphor-Ionenimplantation dotiert wird. Die Polysiliziumdotierung liegt dabei vorzugsweise im Bereich von 1 × 1021/cm3. Auf der Polysiliziumschicht 6 kann dann eine weitere Metallschicht, z.B. ein Metallsilizid wie WSi2 abgeschieden werden, um den Bahnwiderstand in der Gate-Elektrode zu verringern. Die Polysiliziumabscheidung bzw. die zusätzliche Aufbringen des Metallsilizids erfolgt dabei vorzugsweise mit Hilfe eines CVD-Verfahrens. Auf der Gate-Elektrodenschicht wird anschließend eine Isolatorschicht 7, die gleichzeitig als Hartmaskenschicht dient, aufgebracht. Hierzu wird vorzugsweise Si3N4 verwendet, das vorzugsweise mit Hilfe eines CVD-Verfahrens mit einer Dicke von 50 bis 100 nm aufgebracht wird.
  • Anschließend werden dann die Gate-Elektrodenbahnen mit Hilfe des Photolithographie-Verfahrens definiert. Hierzu wird eine lichtempfindliche Lackschicht 8 großflächig aufgetragen und mit Hilfe einer Maske, die die Struktur der Gate-Elektrodenbahn als Entwurfebene enthält, belichtet. Der belichtete Fotolack wird dann entfernt und mit Hilfe der so entstandenen Fotolackschicht als Maskenschicht wird die Hartmaskenschicht 7 und die darunter liegende Polysiliziumschicht 6 geätzt. Die Siliziumdioxidschicht 5 auf der SiGe-Opferschicht 4 dient bei dieser Ätzung als Ätzstoppschicht unter dem aktiven Bereich 2 der Transistoren.
  • 2 zeigt einen Querschnitt durch den Siliziumwafer nach der Gate-Elektrodenbahnätzung, wobei über dem aktiven Transistorgebiet die zwei Gate-Elektrodenbahnen der Doppel-Transistoranordnung ausgebildet sind. 3 zeigt eine Aufsicht auf den Siliziumwafer, wobei fünf Doppel-Transistorbereiche dargestellt sind, über die jeweils Gate-Elektrodenbahnen verlaufen. Auf jedem aktiven Gebiet sind zwei Gate-Elektrodenbahnen angeordnet, wobei die äußeren vier aktiven Gebiete nur hälftig und damit jeweils nur eine Gate-Elektrodenbahn gezeigt ist.
  • Nach der Gate-Elektrodenbahnstrukturierung wird dann die als Maske verwendete Lackschicht entfernt. Anschließend werden in einer weiteren Prozessfolge die Source/Drain-Bereiche der Transistoren ausgebildet. Hierzu wird in einem ersten Schritt die dünne Siliziumoxidschicht 5, die bei der Gate-Elektrodenbahn-Ausbildung als Ätzstoppschicht gedient hat, z.B. mit Hilfe verdünnter HF-Lösung entfernt. Dann werden die LDD-Zonen 9 der Transistoren durch Dotierung, vorzugsweise durch Ionenimplantation, erzeugt. Die Dotierung erfolgt dabei durch die SiGe-Schicht 4 hindurch, so dass die SiGe-Schicht 4 als zusätzliche Streuschicht wirkt, um extrem flache Sour ce/Drain-Bereiche für die Transistoren zu definieren. Solche extrem flachen Source/Drain-Bereiche ermöglichen die Ausbildung von Transistoren mit verbesserten Performance-Eigenschaften.
  • 4 zeigt den Querschnitt durch den Siliziumwafer bei der Dotierstoffimplantation zur LDD-Zonenausbildung durch die Si-Ge-Schicht hindurch. Als Dotierstoff wird dabei, je nachdem, ob dabei ein n- oder p-Kanal-Transistor erzeugt werden soll, ein entsprechender Dotierstoff, bei n-Dotierung z.B. Arsen, bei p-Dotierung z.B. Bor, verwendet. 5 zeigt eine Aufsicht auf den Siliziumwafer nach Ausführung der LDD-Zonen.
  • Anschließend wird dann eine Spacer-Schicht 10 zur Festlegung der Source/Drain-Bereiche um die Gate-Elektrodenbahnen herum ausgebildet. Hierzu wird eine Deckschicht, vorzugsweise eine Siliziumnitridschicht oder eine Siliziumoxid-Schicht, abgeschieden und anisotrop geätzt, um die Spacer 10 seitlich um die Elektrodenbahnen herum zu erzeugen. 6 zeigt einen Querschnitt durch den Siliziumwafer nach der Ausbildung der Spacer. 7 zeigt die dazu gehörende Aufsicht.
  • In einem nächsten Prozessschritt werden die hochdotierten Source/Drain-Bereiche 11 der Transistoren, vorzugsweise durch eine weitere Dotierstoffimplantation, erzeugt. 8 zeigt einen Querschnitt durch den Siliziumwafer während der Dotierstoffimplantation zur Ausbildung der Source/Drain-Bereiche 11. Insbesondere bei der Aktivierung dieser Source/Drain-Dotierungen 11 durch einen schnellen Aufheizprozess, einen sogenannten Rapid-Thermal-Anneal-Process werden Temperaturen von mehr als 800 °C eingesetzt, die bei Niedertemperaturhigh-k-Dielektrikumschichten, wie Hafniumoxid, Zirkoniumoxid oder Oxide der Lanthanoidenaufgrund deren geringer thermischer Stabilität zu Degradationen der Schicht führen würden.
  • Diese Niedertemperatur-high-k-Dielektrika zum Einsatz als Gate-Dielektrika in den Transistoren werden deshalb erfindungs gemäß erst nach den Hochtemperaturprozessen im Rahmen der Transistorerzeugung ausgebildet. Hierzu wird in einem ersten Prozessschritt die SiGe-Schicht 4 entfernt. Dies erfolgt vorzugsweise durch eine isotrope Ätzung, die selektiv zu den übrigen Oberflächenschichten, insbesondere Silizium, Siliziumdioxid und Siliziumnitrid sind. Als Ätzchemie zum Entfernen des SiGe werden dabei bevorzugt folgende drei bekannte Ätzchemien eingesetzt:
    • [1] HNO3 (70%)/HF (49%)/CH3COOH (99,9%)/H2O (z.B. 40/1/2/57); verdünnt mit H2O (typisches Mischungsverhältnis zwischen 10:1 und 10:5); (siehe S.M. Kim et al., IEEE TRANSACTIONS ON NANOTECHNOLOGY; Vol: 2, No. 4, December 2003, page 253).
    • [2] H2O2 (30%) bei 90 °C; besonders geeignet für hohen Ge-Anteil (> 60%); (siehe A. Franke et al., Journal of Microelectromechanical Systems, Vol. 12, No. 2, April 2003).
    • [3] NH4OH (30%) : H2O2 (30%) : H2O = 1:1:5 bei 75 °C; (siehe F. Scott Johnson et al., J. Electron. Mater., Vol. 21, No. 8, pp. 805–10, 1992)
  • Mit den vorstehend genannten nasschemischen Ätzlösungen lassen lässt sich eine Selektivität von mehr als 100:1 für SiGe-Ätzung in Bezug auf Silizium, Siliziumnitrid und Siliziumdioxid erreichen. Anschließend wird dann noch die verbleibende SiO2-Schicht 5 unter der Gate-Elektrodenbahn entfernt. 9 zeigt einen Querschnitt durch den Siliziumwafer nach der SiGe- bzw. SiO2-Entfernung von dem aktiven Bereich 2 der Doppel-Transistoranordnung. 10 zeigt die dazu gehörende Aufsicht.
  • Nach der Entfernung der Opferschicht der aktiven Bereiche 2 der Transistoren unter den Gate-Elektrodenbahnen werden dann die in 9 zu sehenden, über die Polysiliziumschicht 6 der Gate-Elektrodenbahnen überstehenden Spacer-Bereiche 10 mit Hilfe einer isotropen Spacer-Ätzung entfernt. Wenn die Spacer-Schicht aus Siliziumnitrid ist, wird die Ätzung ist mithilfe heißer Phosphorsäure ausgeführt. Dabei erfolgt vorzugsweise ein Ätzabtrag von 1 nm, so dass sich, wie der Querschnitt durch den Siliziumwafer in 11 zeigt, eine im wesentlichen plane Oberfläche unter der Gate-Elektrodenbahn erreicht wird.
  • Nach der Rückätzung der Spacer-Schicht 10 wird dann die sich bildende dünne natürliche Siliziumdioxidschicht auf der Oberfläche des aktiven Bereichs der Transistoren bzw. unter den freiliegenden Polysiliziumbereichen der Gate-Elektrodenbahnen, z.B. mittels verdünnter HF-Lösung, entfernt. Als weiterer Prozessschritt besteht darüber hinaus die Möglichkeit, die Grenzflächen, d.h. in der gezeigten Ausführungsform die freiliegenden Polysiliziumschicht 6 der Gate-Elektrodenbahnen bzw. die gegenüberliegenden Kanalbereiche der Transistoren zu passivieren, z.B. mithilfe einer thermisch oder chemisch erzeugten, hochdünnen Siliziumdioxidschicht, um so die Transistorperformance zu verbessern.
  • Nach diesem optionalen Passivierungsschritt wird dann ein high-k-Dielektrikum 12 zur Ausbildung der Gate-Isolationsschicht zwischen der Gate-Elektrodenbahnen und den Kanalbereichen der Transistoren erzeugt.
  • Als high-k-Dielektrikum wird dabei vorzugsweise ein sogenanntes Niedertemperatur-high-k-Dielektrikum, wie Hafniumoxid, Zirkoniumoxid oder Landaniumoxid, das sich durch eine hohe Dielektrizitätskonstante und geringe Beeinflussung der Transistorperformance auszeichnet, verwendet. Das high-k-Dielektrikum wird dabei vorzugsweise mit Hilfe des CVD-Verfahrens, oder noch bevorzugter, mit Hilfe des ALD-Verfahrens erzeugt, wodurch ein voidfreies Wachstum zwischen der Gate-Elektrodenbahn und dem darunter liegenden Kanalbereichen und damit eine vollständige Ausfüllung dieses Bereiches erreicht werden kann. Das high-k-Dielektrikum unter den Gate-Elektrodenbahnen wächst dabei vorzugsweise von den beiden freiliegenden Oberflächen, der Polysiliziumschicht 6 der Gate-Elektrodenbahn und der Siliziumschicht der aktiven Bereiche her zusammen. 12 zeigt einen Querschnitt durch den Siliziumwafer nach der Erzeugung der high-k-Dielektrikumschicht 12.
  • Anschließend besteht dann optional die Möglichkeit, das high-k-Dielektrikum isotrop zurückzuätzen, so dass, wie in 13 gezeigt, das high-k-Dielektrikum nur im Bereich unter den Gate-Elektrodenbahnen, den Kanalbereichen der Transistoren gegenüberliegend, verbleibt. Mit den bekannten Prozessfolgen besteht dann die Möglichkeit, die Doppel-Transistoranordnung mit dem high-k-Gate-Dielektrikum mit den weiteren Bauelementen der integrierten Schaltung zu verbinden.
  • Mit der erfindungsgemäßen Prozessfolge lässt sich ein high-k-Dielektrikum mit geringer Temperaturstabilität als Gate-Dielektrikum von Transistoren für Logik- und Speicher-Anwendungen im Rahmen der Standard-Prozessfolge, die Hochtemperaturprozesse bei der Transistorausbildung nach sich zieht, einzusetzen. Diese Hochtemperaturprozesse werden vor der high-k-Dielektrikum-Schichterzeugung ausgeführt, wobei das high-k-Dielektrikum während dieser Hochtemperaturprozesse durch eine Opferschicht ersetzt wird

Claims (14)

  1. Verfahren zum Herstellen eines Transistors mit einem high-k-Gatedielektrikum mit den Verfahrensschritten: – Bereitstellen eines Halbleitersubstrats mit einem Kanalbereich, – selektives Aufbringen einer Opferschicht auf dem Halbleitersubstrat im Kanalbereich, – Ausbildung einer Gate-Elektrode über der Opferschicht und einer Source- und einer Drain-Elektrode im Halbleitersubstrat beiderseits des Kanalbereichs, – Entfernung der Opferschicht über dem Kanalbereich unter der Gate-Elektrode, und – Aufbringen einer high-k-Gate-Dielektrikumschicht wenigstens über dem Kanalbereich unter der Gate-Elektrode.
  2. Verfahren nach Anspruch 1, wobei die Opferschicht eine SiGe-Schicht ist.
  3. Verfahren nach Anspruch 2, wobei die SiGe-Schicht eine Dicke von 2 bis 10nm aufweist.
  4. Verfahren nach Anspruch 2 oder 3, wobei die Entfernung der SiGe-Schicht über dem Kanalbereich unter der Gate-Elektrode mit einer isotropen Ätzung unter Verwendung folgender Ätzchemie erfolgt: HNO3/HF/CH3COOH/H2O.
  5. Verfahren nach Anspruch 2 oder 3, wobei die Entfernung der SiGe-Schicht über dem Kanalbereich unter der Gate-Elektrode mit einer isotropen Ätzung unter Verwendung folgender Ätzchemie erfolgt: H2O2.
  6. Verfahren nach Anspruch 2 oder 3, wobei die Entfernung der SiGe-Schicht über dem Kanalbereich unter der Gate-Elektrode mit einer isotropen Ätzung unter Verwendung folgender Ätzchemie erfolgt: NH4OH/H2O2/H2O.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die Gate-Elektrode dotiertes Polysilizium aufweist.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei nach Entfernung der Opferschicht über dem Kanalbereich unter der Gate-Elektrode eine zusätzliche SiO2-Ätzung vorgenommen wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei vor dem Aufbringen der high-k-Gate-Dielektrikumschicht eine Interface-Passivierung des freigelegten Kanalbereiches und/oder der freigelegten Gate-Elektrode vorgenommen wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei das Aufbringen der high-k-Gate-Dielektrikumschicht mit Hilfe des ALD-Verfahrens oder des CVD-Verfahrens erfolgt.
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei das Ausbildung der Gate-Elektrode über der Opferschicht folgende Verfahrensschritten umfasst: – Aufbringen einer Ätzstoppschicht auf der Opferschicht; – Aufbringen einer Gate-Elektrodenschicht auf der Ätzstoppschicht; – Definition der Gate-Elektrodenform mit Hilfe eines Photolithographieverfahrens; und – Ätzen der Gate-Elektrodenschicht entsprechend der im Photolithographieverfahren definierten Gate-Elektrodenform mit einem Ätzstopp auf der Ätzstoppschicht.
  12. Verfahren nach Anspruch 11, wobei die Ätzstoppschicht eine SiO2-Schicht ist.
  13. Verfahren nach Anspruch 11 oder 12, wobei die Definition der Gate-Elektrodenform mit Hilfe eines Photolithographieverfahrens das Aufbringen und Strukturieren einer Hartmaskeschicht auf der Gate-Elektrodenschicht umfasst.
  14. Verfahren nach einem der Ansprüche 1 bis 13, wobei das Ausbildung der Source- und der Drain-Elektrode im Halbleitersubstrat beiderseits des Kanalbereichs ein Einbringen der Source/Drain-Dotierung in das Halbleitersubstrat durch die Opferschicht hindurch umfasst.
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* Cited by examiner, † Cited by third party
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