DE102005007333B4 - Mehrchip-Gehäuse mit seriellen Hochgeschwindigkeitskommunikationen zwischen Halbleiterformen - Google Patents

Mehrchip-Gehäuse mit seriellen Hochgeschwindigkeitskommunikationen zwischen Halbleiterformen Download PDF

Info

Publication number
DE102005007333B4
DE102005007333B4 DE102005007333A DE102005007333A DE102005007333B4 DE 102005007333 B4 DE102005007333 B4 DE 102005007333B4 DE 102005007333 A DE102005007333 A DE 102005007333A DE 102005007333 A DE102005007333 A DE 102005007333A DE 102005007333 B4 DE102005007333 B4 DE 102005007333B4
Authority
DE
Germany
Prior art keywords
semiconductor
chip package
chip
computing system
package according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102005007333A
Other languages
English (en)
Other versions
DE102005007333A1 (de
Inventor
Michael G. Corvallis Kelly
Paul A. Corvallis Chenard
Revathi Uma Corvallis Polisetti
Patrick A. Corvallis McKinley
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Avago Technologies International Sales Pte Ltd
Original Assignee
Avago Technologies General IP Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Avago Technologies General IP Singapore Pte Ltd filed Critical Avago Technologies General IP Singapore Pte Ltd
Publication of DE102005007333A1 publication Critical patent/DE102005007333A1/de
Application granted granted Critical
Publication of DE102005007333B4 publication Critical patent/DE102005007333B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Mehrchip-Gehäuse (100) mit folgenden Merkmalen:
einem Gehäusesubstrat (104);
einer ersten und einer zweiten Halbleiterform (202A und 202B), die auf dem Gehäusesubstrat gebildet sind, wobei die erste und die zweite Halbleiterform zur Kommunikation über weniger als drei Kommunikationsverbindungen miteinander gekoppelt sind und konfiguriert sind, um miteinander auf den Kommunikationsverbindungen über ein serielles Hochgeschwindigkeits-Kommunikationsprotokoll (404A und 404B) zu kommunizieren, und wobei jedwede Kommunikation zwischen der ersten und der zweiten Halbleiterform über die Kommunikationsverbindungen auftritt.

Description

  • Diese Erfindung bezieht sich allgemein auf Halbleiterbauelemente und bezieht sich insbesondere auf ein Mehrchipgehäuse mit seriellen Hochgeschwindigkeitskommunikationen zwischen Halbleiterformen.
  • Der gegenwärtige Trend in der Chipintegration, wie z. B. für Systemchip- (SOC-) Anwendungen, besteht darin, alle Blöcke (z. B. Prozessor, Speicher, Phasenregelschleifen (PLLs), Eingangs-/Ausgangsblöcke, usw.) in einem einzelnen Chip zu umfassen. Mit der ansteigenden Komplexität der zu integrierenden Blöcke jedoch wird es immer schwieriger, alle Blöcke in einen einzelnen Chip zu integrieren und ein Testen und eine Verifizierung durchzuführen. Zusätzlich nimmt, wenn die Blöcke in diesen Chips größer und komplexer werden, die Anzahl von Signalleitungen und Zwischenverbindungsstrukturen (z. B. Bonddrähten) zu, was ein Führungsverstopfungsproblem bewirken kann. Die Zwischenverbindungsstrukturen werden ebenso länger und arbeiten mit höheren Geschwindigkeiten, was den Leistungsverbrauch erhöht.
  • Die Prozessoren in SOC-Anwendungen werden immer schneller. Nicht alle Blöcke in SOC-Chips sind jedoch Hochleistungsblöcke wie der Prozessor. Durch ein Erhöhen der Geschwindigkeit des Prozessors entsteht üblicherweise ein Kostenmehraufwand für den gesamten integrierten Chip, da nicht alle Blöcke die gleiche Leistung benötigen. Die Kosten erhöhen sich, da alle Blöcke in dem Chip üblicherweise um die Geschwindigkeits- und Leistungsanforderungen des Prozessors herum optimiert werden.
  • Mehrchip- (d. h. Mehrform- bzw. Mehrhalbleiterchip-) Gehäuse wurden entwickelt, die mehrere Halbleiterformen in einem einzelnen Gehäuse umfassen. Herkömmliche Mehrchip-Gehäuse umfassen jedoch üblicherweise eine große Anzahl von Signalleitungen zwischen den Chips und diese Gehäuse leiden üblicherweise an der gleichen Führungsverstopfung und anderen Problemen, die oben Bezug nehmend auf Einzelchip-Gehäuse beschrieben wurden.
  • Die US 2003/0110339 A1 befasst sich hingegen mit einem Chip-zu-Chip-Interface, um einzelne Chips miteinander zu verbinden. Insbesondere ist ein Netzwerkprozessor gezeigt, der aus einer Vielzahl von miteinander gekoppelten Chips besteht. Dabei sind die Kommunikationsverbindungen zwischen einzelnen Chips durch jeweils ein Paar von Chip-zu-Chip-Makros realisiert, von denen sich jeweils eines innerhalb eines Chips befindet. Die einzelnen Chip-zu-Chip Makros sind mittels eines Chip-zu-Chip-Bus-Interfaces miteinander gekoppelt sind.
  • Die internationale Patentanmeldung WO 00/02134 A2 befasst sich mit der Verbindung diskreter Bauelemente über einen seriellen Bus. Dabei besteht der Bus aus drei einzelnen Busleitungen, aus einer Taktleitung, einer Datenleitung und einer Start-/Stopp-Leitung. Insbesondere wird beschrieben, wie ein neues Busprotokoll effizient implementiert werden kann, das rückwärts. kompatibel zum I2C-Bus-Protokoll ist, welches weit verbreitet im Einsatz ist.
  • Die US 2003/0229730 A1 beschreibt die Möglichkeit, bei einem System aus mehreren Chips, die Leistung des Systems dadurch zu optimieren, dass in zumindest einem Chip ein Leistungsparameter gespeichert ist, der nach der Assemblierung des Gesamtsystems ausgewertet werden kann, um die Kommunikationsrate der einzelnen Chips des Systems aneinander anzupassen und somit die Gesamtleistung des Systems zu steigern.
  • Die US 2002/0043717 A1 befasst sich mit einer Halbleiterschaltung, die aus einem Gehäuse und zwei inner halb des Gehäuses angebrachten Chips besteht, die von einer gemeinsamen Vergussmasse ummantelt sind. Dabei wird insbesondere beschrieben, wie ein Mikrocomputchip und ein EEPROM-Chip innerhalb des Gehäuses elektrisch dadurch miteinander verbunden werden können, dass von Anschluss-Pads beider Chips ein Bond-Draht auf dasselbe Bond-Pad eines Lead-Frames gebondet wird.
  • Die US 2003/0042585 A1 befasst sich mit einem diskreten Routing-Element, das in Modulen, welche mehrere Chips umfassen, angewendet werden kann, um zusätzliche oder kürzere elektrische Verbindungen zwischen den einzelnen Chips des Moduls zu ermöglichen. Das Routing-Element, das zusätzlich als diskretes Bauteil auf einem Schaltungsträger aufgebracht werden kann, kann dabei beispielsweise elektrische Verbindungen an dessen Oberfläche oder in dessen Innerem aufweisen, um die zusätzlichen elektrischen Verbindungen zwischen den einzelnen Chips des Moduls zu schaffen.
  • Es ist die Aufgabe der vorliegenden Erfindung, ein Mehrchip-Gehäuse, ein Verfahren oder eine Halbleitervorrichtung mit verbesserten Charakteristika zu schaffen.
  • Diese Aufgabe wird durch ein Mehrchip-Gehäuse gemäß Anspruch gelöst.
  • Eine Form der vorliegenden Erfindung schafft ein Mehrchip-Gehäuse. Das Mehrchip-Gehäuse umfasst ein Gehäusesubstrat. Eine erste und eine zweite Halbleiterform sind auf dem Gehäusesubstrat gebildet. Die erste und die zweite Halbleiterform sind konfiguriert, um miteinander über ein serielles Hochgeschwindigkeits-Kommunikationsprotokoll zu kommunizieren.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen näher erläutert. Es zeigen:
  • 1 ein Diagramm, das eine perspektivische Ansicht eines Mehrchip-Gehäuses gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 2 ein Diagramm, das eine Querschnittsansicht des Mehrchip-Gehäuses aus 1, von Schnittlinien 2-2 aus betrachtet, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 3 ein Diagramm, das eine Draufsicht des Mehrchip-Gehäuses aus 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt; und
  • 4A bis 4C Blockdiagramme, die Komponenten der Halbleiter formen des Mehrchip-Gehäuses der 1–3 gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellen.
  • In der folgenden detaillierten Beschreibung der bevorzugten Ausführungsbeispiele wird Bezug auf die beigefügten Zeichnungen genommen, die einen Teil derselben bilden, und in denen zur Darstellung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung praktiziert werden kann. Es wird angemerkt, dass andere Ausführungsbeispiele verwendet werden können und strukturelle oder logische Veränderungen durchgeführt werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung soll deshalb in keinem einschränkenden Sinn aufgefasst werden und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.
  • 1 ist ein Diagramm, das eine perspektivische Ansicht eines Mehrchip-Gehäuses 100 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt. Das Mehrchip-Gehäuse 100 wird auch als Halbleiterbauelement bzw. -vorrichtung 100 bezeichnet. Das Mehrchip-Gehäuse 100 umfasst eine Einkapselungsschicht 102, ein Substrat 104 und eine Mehrzahl externer Zwischenverbindungsstrukturen 106. Die Einkapselungsschicht 102 ist auf einer oberen Oberfläche des Substrats 104 gebildet und schützt Halbleiterformen innerhalb des Gehäuses 100 vor äußerlicher Verschmutzung. Bei einem Ausführungsbeispiel sind zwei Halbleiterformen innerhalb des Gehäuses 100 enthalten, mit Positionen, die in 1 durch versteckte Linien 108A und 108B identifiziert sind. Die Mehrzahl externer Zwischenverbindungsstrukturen 106 ist auf einer unteren Oberfläche des Substrats 104 gebildet und schafft einen Mechanismus zum mechanischen und elektrischen Verbinden des Gehäuses 100 mit einer gedruckten Schaltungsplatine (PCB) oder einer anderen Vorrichtung. Bei einem Ausführungsbeispiel sind die Zwischenverbindungsstrukturen 106 Lötmittelkugeln, die in einem Kugelrasterarray (BGA) konfiguriert sind. Bei einer Form der Erfindung ist das Gehäuse 100 ein Kunststoff-Kugelrasterarray (PBGA).
  • 2 ist ein Diagramm, das eine Querschnittsansicht des Mehrchip-Gehäuses 100 aus 1, von Schnittlinien 2-2 aus betrachtet, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt. Das Mehrchip-Gehäuse 100 umfasst eine Einkapselungsschicht 102, Halbleiterformen 202A und 202B, interne Zwischenverbindungsstrukturen 204A, 204B, 206A und 206B, Formbefestigungs-Epoxidschichten 210A und 210B, ein Substrat 104 und externe Zwischenverbindungsstrukturen 106. Die Halbleiterformen 202A und 202B werden auch als integrierte Schaltungen oder Halbleiterchips oder Chips bezeichnet. Die Halbleiterform 202A ist an einer oberen Oberfläche des Substrats 104 über die Formbefestigungs-Epoxidschicht 210A befestigt und die Halbleiterform 202B ist an einer oberen Oberfläche des Substrats 104 über die Formbefestigungs-Epoxidschicht 210B befestigt. Die Positionen der Halbleiterformen 202A und 202B in dem Gehäuse 100 gemäß einem Ausführungsbeispiel der Erfindung sind in 1 durch verdeckte Linien 108A bzw. 108B identifiziert. Die internen Zwischenverbindungsstrukturen 204A und 206A verbinden elektrisch die Form 202A mit dem Substrat 104 und die internen Zwischenverbindungsstrukturen 204B und 206B verbinden die Form 202B elektrisch mit dem Substrat 104. Bei einem Ausführungsbeispiel sind die Zwischenverbindungsstrukturen 204A, 204B, 206A und 206B Bonddrähte und werden hierin auch als Bonddrähte 204A, 204B, 206A und 206B bezeichnet. Bei einem anderen Ausführungsbeispiel ist das Mehrchip-Gehäuse 100 in einer Flip-Chip-Konfiguration implementiert.
  • Metallanschlussflächen 208 sind auf einer oberen Oberfläche der Formen 202A und 202B gebildet und sind außerdem auf einer oberen Oberfläche des Substrats 104 gebildet. Die Metallanschlussflächen 208 auf den Formen 202A und 202B sind über Bonddrähte 204A, 204B, 206A und 206B an die Metallanschlussflächen 208 auf dem Substrat 104 gebondet.
  • 3 ist ein Diagramm, das eine Draufsicht des Mehrchip-Gehäuses 100 aus 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt, wobei die Einkapselungsschicht 102 entfernt ist. Wie in 3 gezeigt ist, ist eine Mehrzahl von Metallanschlussflächen 208 auf einer oberen Oberfläche der Formen 202A und 202B im Wesentlichen nahe an den Kanten der Formen 202A und 202B gebildet. Die Metallanschlussflächen 208 sind außerdem auf einer oberen Oberfläche des Substrats 104 gebildet. Bei einem Ausführungsbeispiel umfassen die Metallanschlussflächen 208 auf den Formen 202A und 202B Leistungsformanschlussflächen, Masseformanschlussflächen und Signalformanschlussflächen. Leistungsformanschlussflächen sind mit Leistungsversorgungsverbindungen innerhalb der Formen 202A und 202B verbunden, die Masseformanschlussflächen sind mit Masseverbindungen innerhalb der Formen 202A und 202B verbunden und die Signalformanschlussflächen sind mit verschiedenen Schaltungen innerhalb der Formen 202A und 202B verbunden. Bei einem Ausführungsbeispiel wird ein Teilsatz der Signalformanschlussflächen für Zwischenchipkommunikationen (d. h. Kommunikationen zwischen der Form 202A und der Form 202B) verwendet und hierin als Zwischenchipkommunikationsform-Anschlussflächen bezeichnet.
  • Bei einer Form der Erfindung sind für die Form 202A die Leistungsformanschlussflächen, die Masseformanschlussflächen und die Signalformanschlussflächen, die nicht für Zwischenchipkommunikationen verwendet werden, mit Anschlussflächen 208 auf dem Substrat 104 über den Satz von Zwischenverbindungsstrukturen 204A verbunden. Bei dem dargestellten Ausführungsbeispiel umfasst der Satz von Zwischen verbindungsstrukturen 204A zehn Zwischenverbindungsstrukturen (z. B. Bonddrähte). Bei einem Ausführungsbeispiel sind für die Form 202B die Leistungsformanschlussflächen, die Masseformanschlussflächen und die Signalformanschlussflächen, die nicht für Zwischenchipkommunikationen verwendet werden, mit Anschlussflächen 208 auf dem Substrat 104 über den Satz von Zwischenverbindungsstrukturen 204B verbunden. Bei dem dargestellten Ausführungsbeispiel umfasst der Satz von Zwischenverbindungsstrukturen 204B achtzehn Zwischenverbindungsstrukturen (z. B. Bonddrähte).
  • Zur Vereinfachung der Darstellung sind in 3 nur zehn Zwischenverbindungsstrukturen 204A und achtzehn Zwischenverbindungsstrukturen 204B gezeigt. In einer tatsächlichen Implementierung gemäß einem Ausführungsbeispiel können viel mehr Formanschlussflächen und Zwischenverbindungsstrukturen 204A und 204B für Leistungsverbindungen, Masseverbindungen und Nicht-Zwischenchipkommunikationssignale verwendet werden.
  • Bei einem Ausführungsbeispiel sind die Signalformanschlussflächen, die für Zwischenchipkommunikationen für die Form 202A verwendet werden, mit Anschlussflächen 208 auf dem Substrat 104 über den Satz von Zwischenverbindungsstrukturen 206A verbunden. Bei dem dargestellten Ausführungsbeispiel umfasst der Satz von Zwischenverbindungsstrukturen 206A zwei Zwischenverbindungsstrukturen (z. B. Bonddrähte). Bei einem Ausführungsbeispiel sind die Signalformanschlussflächen, die für Zwischenchipkommunikationen für die Form 202B verwendet werden, mit Anschlussflächen 208 auf dem Substrat 104 über den Satz von Zwischenverbindungsstrukturen 206B verbunden. Bei dem dargestellten Ausführungsbeispiel umfasst der Satz von Zwischenverbindungsstrukturen 206B zwei Zwischenverbindungsstrukturen (z. B. Bonddrähte).
  • Bei einer Form der Erfindung ist das Substrat 104 ein Mehrschichtsubstrat, das Leiterbahnen umfasst, die mit Anschlussflächen 208 auf dem Substrat 104 gekoppelt sind, und das Durchgangslöcher (nicht gezeigt) zum Führen von Signalen zwischen den mehreren Schichten des Substrats 104 und zu externen Zwischenverbindungsstrukturen 106 (1 und 2) umfasst. Wie in 3 gezeigt ist, verbindet ein Satz zweier Leiterbahnen 304 (mit verdeckten Linien gezeigt) in dem Substrat 104 den Satz zweier Zwischenverbindungsstrukturen 206A der Halbleiterform 202A mit dem Satz zweier Zwischenverbindungsstrukturen 206E der Halbleiterform 202B. Zur Vereinfachung der Darstellung sind in 3 Leiterbahnen für die Zwischenverbindungsstrukturen 204A und 204B nicht gezeigt.
  • Wie oben angemerkt wurde, sind die Zwischenverbindungsstrukturen 206A mit den Signalformanschlussflächen der Form 202A gekoppelt, die für Zwischenchipkommunikationen verwendet werden, und die Zwischenverbindungsstrukturen 206E sind mit den Signalformanschlussflächen der Form 202B gekoppelt, die für Zwischenchipkommunikationen verwendet werden. Bei der Erfindung werden alle Kommunikationen zwischen der Form 202A und der Form 202B durch die Zwischenverbindungsstrukturen 206A, Leiterbahnen 302 und Zwischenverbindungsstrukturen 206B erzielt und die Kommunikationen sind serielle Hochgeschwindigkeitskommunikationen. Bei einem Ausführungsbeispiel umfassen die Form 202A und die Form 202B jeweils einen seriellen Hochgeschwindigkeits-Eingangs-/Ausgangs-Schnittstellenschaltungsaufbau, der mit den Zwischenverbindungsstrukturen 206A bzw. 206B gekoppelt ist, zum Senden und Empfangen serieller Hochgeschwindigkeitskommunikationen, wie unten Bezug nehmend auf die 4A–4C detaillierter beschrieben ist.
  • Die 4A–4C sind Blockdiagramme, die Komponenten der Halbleiterformen 202A und 202B des Mehrchip-Gehäuses 100 der 1–3 gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellen. Die 4A–4C stellen drei Ausführungsbeispiele des Mehrchip-Gehäuses 100 dar, die durch die Bezugszeichen 100-1, 100-2 bzw. 100-3 identifiziert sind.
  • Ähnlich sind die Ausführungsbeispiele der Halbleiterformen 202A und 202B der 4A–4C durch Bezugszeichen 202A-1 und 202B-1, 202A-2 und 202B-2 bzw. 202A-3 und 202B-3 identifiziert.
  • Wie in 4A gezeigt ist, umfasst das Mehrchip-Gehäuse 100-1 Halbleiterformen 202A-1 und 202B-1. Die Halbleiter form 202A-1 umfasst einen Prozessorschaltungsaufbau 402A und einen seriellen Hochgeschwindigkeits-Eingangs-/Ausgangs- (I/O-) Schnittstellenschaltungsaufbau 404A. Der Prozessorschaltungsaufbau 402A und der Schnittstellenschaltungsaufbau 404A sind kommunikativ miteinander über eine Kommunikationsverbindung 408A gekoppelt. Die Halbleiterform 202B-1 umfasst einen Speicher-, Phasenregelschleifen- (PLL-), Eingangs/Ausgangs- und Mischschaltungsaufbau 402B und einen seriellen Hochgeschwindigkeits-Eingangs-/Ausgangs-Schnittstellenschaltungsaufbau 404B. Der Schaltungsaufbau 402B und der Schnittstellenschaltungsaufbau 404B sind kommunikativ miteinander über eine Kommunikationsverbindung 408B gekoppelt. Der Schnittstellenschaltungsaufbau 404A in der Form 202A-1 und der Schnittstellenschaltungsaufbau 404B in der Form 202B-1 sind kommunikativ miteinander über eine Kommunikationsverbindung 406 gekoppelt. Bei einem Ausführungsbeispiel ist die Kommunikationsverbindung 406 mit Zwischenverbindungsstrukturen 206A und 206B und entsprechenden Metallanschlussflächen 208 und Leiterbahnen 302, wie in 3 gezeigt ist, implementiert. Gemäß der Erfindung treten alle Kommunikationen zwischen den Formen 202A-1 und 2023-1 (d. h. Zwischenchipkommunikationen) über die Kommunikationsverbindung 406 auf.
  • Gemäß der Erfindung sind die Form 202A-1 und die Form 202B-1 konfiguriert, um miteinander über Schnittstel- len 404A und 404B unter Verwendung eines seriellen Hoch- geschwindigkeits-Kommunikationsprotokolls zu kommunizieren. Bei einem Ausführungsbeispiel sind die Schnittstellen 404A und 404B jeweils konfiguriert, um mit einer Rate von einem Gigabit pro Sekunde (Gbps) oder mehr zu kommunizieren. Bei einer anderen Form der Erfindung sind die Schnittstellen 404A und 404B jeweils konfiguriert, um mit einer Rate von 10 Gbps oder mehr zu kommunizieren. Bei einer Form der Erfindung sind die Schnittstellen 404A und 404B jeweils konfiguriert, um basierend auf einem seriellen Hochgeschwindigkeits-Kommunikationsprotokoll zu kommunizieren, wie z. B. SerDes (Serialisierer-Deserialisierer), Hyper-Transport, RapidIO, PCI Express, Infiniband, SPI 4.2 oder einem anderen seriellen Hochgeschwindigkeitsprotokoll.
  • Bei einem Ausführungsbeispiel umfasst das Mehrchip-Gehäuse 100-1 Komponenten, die häufig in herkömmlichen integrierten Systemchip- (SOC-) Schaltungen zu finden sind, wie z. B. einen Prozessor, einen Speicher, Phasenregelschleifen, Eingang/Ausgang und eine Logik, wobei das System jedoch mit zwei Halbleiterformen 202A-1 und 202B-1 und nicht mit einer implementiert ist. Die beiden Halbleiterformen 202A-1 und 202B-1 kommunizieren miteinander im Inneren des Gehäuses unter Verwendung serieller Hochgeschwindigkeitskommunikationen. Bei dem in 4A dargestellten Ausführungsbeispiel ist der Prozessorschaltungsaufbau 402A von dem Rest des Systemschaltungsaufbaus 402B getrennt und die beiden Sätze Schaltungsaufbau 402A und 402B sind in separaten Halbleiterformen 202A-1 bzw. 202B-1 implementiert.
  • Wie in einem oberen Abschnitt erwähnt wurde, gibt es üblicherweise einen Kostenmehraufwand, der existierenden SOC-Chips zugeordnet ist, da alle Blöcke in dem Chip üblicherweise um die Geschwindigkeits- und Leistungsanforderungen des Prozessors herum optimiert werden, obwohl einige der Blöcke unter Umständen nicht die gleiche Leistung wie der Prozessor aufweisen müssen. Durch ein Trennen der SOC-Funktionalität in zwei Halbleiterformen 202A-1 und 202B-1 kann der Prozessor 402A um seine Geschwindigkeits- und Leistungsanforderungen herum optimiert werden und der andere Schaltungsaufbau 402B des Systems kann um seine Geschwindigkeits- und Leistungsanforderungen herum optimiert wer den. Bei einem Ausführungsbeispiel sind die beiden Halbleiterformen 202A-1 und 202B-1 unter Verwendung zweier unterschiedlicher Siliziumprozesstechnologien hergestellt. Bei einer Form der Erfindung ist die Halbleiterform 202A-1, die den Prozessorschaltungsaufbau 402A umfasst, unter Verwendung einer Siliziumprozesstechnologie auf gegenwärtig neuestem Stand der Technik hergestellt und die Halbleiterform 2028-1 ist unter Verwendung einer älteren und billigeren Siliziumprozesstechnologie hergestellt.
  • 48 zeigt ein Mehrchip-Gehäuse 100-2, das Halbleiterformen 202A-2 und 202B-2 umfasst. Die Halbleiterform 202A-2 umfasst einen Prozessor-, Speicher-, Phasenregelschleifen- (PLL-) und Mischschaltungsaufbau 410A und einen seriellen Hochgeschwindigkeits-Eingangs-/Ausgangs-Schnittstellenschaltungsaufbau 404A. Der Schaltungsaufbau 410A und der Schnittstellenschaltungsaufbau 404A sind kommunikativ miteinander über eine Kommunikationsverbindung 408A gekoppelt. Die Halbleiterform 202B-2 umfaßt einen Eingangs-/Ausgangsschaltungsaufbau 410B und einen seriellen Hochgeschwindigkeits-Eingangs-/Ausgangs-Schnittstellenschaltungsaufbau 404B. Der Eingangs-/Ausgangsschaltungsaufbau 410B und der Schnittstellenschaltungsaufbau 404B sind kommunikativ miteinander über eine Kommunikationsverbindung 408B gekoppelt. Der Schnittstellenschaltungsaufbau 404A in der Form 202A-2 und der Schnittstellenschaltungsaufbau 404B in der Form 202B-2 sind kommunikativ miteinander über eine Kommunikationsverbindung 406 gekoppelt. Bei einem Ausführungsbeispiel ist die Kommunikationsverbindung 406 mit. Zwischenverbindungsstrukturen 206A und 20B und entsprechenden Metallanschlussflächen 208 und Leiterbahnen 302, wie in 3 gezeigt ist, implementiert.
  • Bei einem Ausführungsbeispiel umfasst der Eingangs-/Ausgangs-Schaltungsaufbau 410B zumindest eine herkömmliche Eingangs-/Ausgangs-Schnittstelle, wie z. B. USB, Firewire, SPI 4.2, PCI-X und/oder andere Typen von Eingangs-/Ausgangs-Schnittstellen. Bei einem anderen Ausführungsbeispiel umfasst der Eingangs-/Ausgangsschaltungsaufbau 410B eine Mehrzahl unterschiedlicher Typen herkömmlicher Eingangs-/Ausgangs-Schnittstellen. Bei einer Form der Erfindung werden alle oder im Wesentlichen alle Kommunikationen zwischen dem Gehäuse 100-2 und Vorrichtungen außerhalb des Gehäuses 100-2 (d. h. Kommunikationen außerhalb des Chips oder externe Kommunikationen) durch den Eingangs-/Ausgangsschaltungsaufbau 410B gehandhabt. Bei einem Ausführungsbeispiel ist der Eingangs-/Ausgangsschaltungsaufbau 410B mit einem Teilsatz der Zwischenverbindungsstrukturen 204B (3) verbunden und kommuniziert mit externen Vorrichtungen über Zwischenverbindungsstrukturen 106 (1 und 2).
  • Bei existierenden Chips muss, wenn eine Veränderung des Eingangs-/Ausgangsschaltungsaufbaus des Chips erwünscht wird, üblicherweise ein vollständig neuer Maskensatz erzeugt werden, was komplex und teuer sein kann. Im Gegensatz dazu kann durch ein Trennen der SOC-Funktionalität in zwei Halbleiterformen 202A-2 und 202B-2, mit dem Eingangs-/Ausgangsschaltungsaufbau 410B in seinem eigenen Anschlussmöglichkeitschip 202B-2, die Eingangs-/Ausgangsfunktionalität des Systems relativ einfach durch ein Verwenden eines unterschiedlichen Anschlussmöglichkeitschips 202B-2 in dem Gehäuse 100-2 verändert werden. Bei einer Form der Erfindung ist die Form 202A-2 unter Verwendung einer programmierbaren Gate-Technologie implementiert, was die Hinzufügung einer zusätzlichen digitalen Funktionalität ohne ein Drehen des Anschlussmöglichkeitschips 202B-2 erlaubt. Eine Familie einer unterschiedlichen Anschlussmöglichkeitsform 202B-2 kann mit der Zeit mit unterschiedlichen Kombinationen standardmäßiger Eingangs-/Ausgangsmerkmale erzeugt werden, was zu einem Produkt führt, das über mehrere Produktgenerationen hinweg erhalten bleibt, ohne vollständig neue Maskensätze zu erzeugen. Zusätzlich können aufgrund der Trennung der SOC-Funktionalität Überarbeitungen der Halbleiterform 202A-2 durchgeführt werden, ohne dass eine neue Implementierung der Anschlussmöglichkeitsform 202B-2 erforderlich wäre.
  • Bei einem Ausführungsbeispiel sind die beiden Halbleiterformen 202A-2 und 202B-2 unter Verwendung zweier unterschiedlicher Siliziumprozesstechnologien hergestellt. Bei einer Form der Erfindung ist die Halbleiterform 202A-2 unter Verwendung einer Siliziumprozesstechnologie auf gegenwärtig neuestem Stand der Technik hergestellt und die Halbleiterform 202B-2 ist unter Verwendung einer älteren und billigeren Siliziumprozesstechnologie hergestellt. Ein Vorteil eines Verwendens zweier unterschiedlicher Prozesstechnologien besteht darin, dass die ältere Chiptechnologie einen bewährten Entwurf aufweist, der mit der neuen Funktionalität des zweiten Chips wiederverwendet werden kann.
  • 4C zeigt ein Mehrchip-Gehäuse 100-3, das Halbleiterformen 202A-3 und 202B-3 umfasst. Die Halbleiterform 202A-3 umfasst einen analogen Schaltungsaufbau 412A und einen seriellen Hochgeschwindigkeits-Eingangs-/Ausgangs-Schnittstellenschaltungsaufbau 404A. Der analoge Schaltungsaufbau 412A und der Schnittstellenschaltungsaufbau 404A sind kommunikativ miteinander über eine Kommunikationsverbindung 408A gekoppelt. Die Halbleiterform 202B-3 umfasst einen digitalen Schaltungsaufbau 412B und einen seriellen Hochgeschwindigkeits-Eingangs-/Ausgangs-Schnittstellenschaltungsaufbau 404B. Der digitale Schaltungsaufbau 412B und der Schnittstellenschaltungsaufbau 404B sind kommunikativ miteinander über eine Kommunikationsverbindung 408B gekoppelt. Der Schnittstellenschaltungsaufbau 404A in der Form 202A-3 und der Schnittstellenschaltungsaufbau 404B in der Form 202B-3 sind kommunikativ miteinander über eine Kommunikationsverbindung 406 gekoppelt. Bei einem Ausführungsbeispiel ist die Kommunikationsverbindung 406 mit Zwischenverbindungsstrukturen 206A und 206B und entsprechenden Metallanschlussflächen 208 und Leiterbahnen 302, wie in 3 gezeigt ist, implementiert. Durch ein Trennen des analogen und des digitalen Schaltungsaufbaus eines Systems in zwei Halbleiterformen 202A-3 und 202B-3, wie in 4C gezeigt ist, können die beiden Sätze von Schaltungsaufbau ten individuell um ihre eigenen Geschwindigkeits- und Leistungsanforderungen herum optimiert werden. Bei einem Ausführungsbeispiel ist das Mehrchip-Gehäuse 100-3 ein Rechensystem, bei dem der gesamte oder im Wesentlichen der gesamte analoge Schaltungsaufbau 412A des Systems in der Form 202A-3 implementiert ist und der gesamte oder im Wesentlichen der gesamte digitale Schaltungsaufbau 412B in der Form 202B-3 implementiert ist.
  • Obwohl das Mehrchip-Gehäuse 100 gemäß einem Ausführungsbeispiel der Erfindung in einer Seite-an-Seite-Konfiguration implementiert ist, bei der die Halbleiterformen 202A und 202B nebeneinander auf dem Substrat 104 positioniert sind, ist das Mehrchip-Gehäuse 100 bei anderen Ausführungsbeispielen in anderen Konfigurationen, wie z. B. einer Stapelformkonfiguration, implementiert. Bei weiteren Ausführungsbeispielen sind mehr als zwei Halbleiterformen in dem Mehrchip-Gehäuse 100 enthalten.
  • Das Mehrchip-Gehäuse 100 gemäß Ausführungsbeispielen der vorliegenden Erfindung schafft zahlreiche Vorteile gegenüber existierenden Einchip-Gehäusen. Eine Form der Erfindung liefert eine Hochgeschwindigkeitsanschlussmöglichkeit mit niedriger Anschlussstiftzahl zwischen den Halbleiterformen 202A und 202B in einem gemeinsamen Gehäuse. Eine Form des Mehrchip-Gehäuses 100 schafft eine reduzierte Anzahl von Zwischenverbindungsstrukturen (z. B. Bonddrähten) durch ein Verwenden serieller Hochgeschwindigkeits-Eingangs-/Ausgangs-Schnittstellen, die eine kleine Anzahl (z. B. zwei ) von Zwischenverbindungsstrukturen für Zwischenchipkommunikationen verwenden. Die kleinere Anzahl von Zwischenverbindungsstrukturen unterstützt eine Linderung der Führungsverstopfung, die üblicherweise für existierende Einzelchipimplementierungen ein Problem ist, und kürzere Zwischenverbindungsstrukturen können verwendet werden, was eine Linderung des Leistungsverbrauchsproblems, das längeren Zwischenverbindungsstrukturen zugeordnet ist, unterstützt. Zusätzlich reduziert das Verwenden einer klei neren Anzahl von Zwischenverbindungsstrukturen die Kosten des Gehäuses und kann auch die Formgröße für Entwürfe eingeschränkter Anschlussfläche wesentlich reduzieren. Ferner wird durch ein Verwenden zweier Chips anstelle eines einzelnen Chips wie in herkömmlichen SOC-Chips die Durchführung eines Testens einfacher. Die Fähigkeit eines separaten Drehens der beiden Chipentwürfe erlaubt eine Wiederverwendung von Chipentwürfen.
  • Obwohl spezifische Ausführungsbeispiele hierin zu Zwecken einer Beschreibung des bevorzugten Ausführungsbeispiels dargestellt und beschrieben wurden, wird für Fachleute auf diesem Gebiet ersichtlich sein, dass eine breite Vielzahl anderer und/oder äquivalenter Implementierungen anstelle der spezifischen gezeigten und beschriebenen Ausführungsbeispiele eingesetzt werden kann, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Fachleute auf dem Gebiet der Mechanik, Elektromechanik, Elektrik und Computertechnik werden ohne weiteres erkennen, dass die vorliegende Erfindung in einer sehr breiten Vielzahl von Ausführungsbeispielen implementiert sein kann. Diese Anmeldung soll alle Anpassungen oder Variationen der hierin erläuterten bevorzugten Ausführungsbeispiele abdecken.

Claims (12)

  1. Mehrchip-Gehäuse (100) mit folgenden Merkmalen: einem Gehäusesubstrat (104); einer ersten und einer zweiten Halbleiterform (202A und 202B), die auf dem Gehäusesubstrat gebildet sind, wobei die erste und die zweite Halbleiterform zur Kommunikation über weniger als drei Kommunikationsverbindungen miteinander gekoppelt sind und konfiguriert sind, um miteinander auf den Kommunikationsverbindungen über ein serielles Hochgeschwindigkeits-Kommunikationsprotokoll (404A und 404B) zu kommunizieren, und wobei jedwede Kommunikation zwischen der ersten und der zweiten Halbleiterform über die Kommunikationsverbindungen auftritt.
  2. Mehrchip-Gehäuse gemäß Anspruch 1, das ferner eine Mehrzahl von Zwischenverbindungsstrukturen (204A, 204B, 206A, 206B) aufweist, die auf einer unteren Oberfläche des Gehäusesubstrats gebildet sind.
  3. Mehrchip-Gehäuse gemäß Anspruch 2, bei dem die Zwischenverbindungsstrukturen Lötmittelkugeln sind.
  4. Mehrchip-Gehäuse gemäß einem der Ansprüche 1 bis 3, das ferner eine Mehrzahl von Zwischenverbindungsstrukturen (204A, 204B, 206A, 206B) zur Verbindung der ersten und der zweiten Halbleiterform mit dem Gehäusesubstrat aufweist.
  5. Mehrchip-Gehäuse gemäß Anspruch 4, bei dem die Zwischenverbindungsstrukturen Bonddrähte aufweisen.
  6. Mehrchip-Gehäuse gemäß einem der Ansprüche 1 bis 5, bei dem das Gehäusesubstrat (104) einen Satz von Lei terbahnen (302) zum Tragen serieller Hochgeschwindigkeitskommunikationen zwischen der ersten und der zweiten Halbleiterform umfasst.
  7. Mehrchip-Gehäuse gemäß einem der Ansprüche 1 bis 6, bei dem die erste und die zweite Halbleiterform konfiguriert sind, um miteinander über das serielle Hochgeschwindigkeits-Kommunikationsprotokoll mit einer Rate von zumindest einem Gigabit pro Sekunde (Gbps) zu kommunizieren.
  8. Mehrchip-Gehäuse gemäß einem der Ansprüche 1 bis 6, bei dem die erste und die zweite Halbleiterform konfiguriert sind, um miteinander über das serielle Hochgeschwindigkeits-Kommunikationsprotokoll mit einer Rate von zumindest zehn Gigabit pro Sekunde (Gbps) zu kommunizieren.
  9. Mehrchip-Gehäuse gemäß einem der Ansprüche 1 bis 8, wobei das Mehrchip-Gehäuse ein Rechensystem (100-1) ist, und wobei die erste Halbleiterform einen Prozessorschaltungsaufbau (402A) des Rechensystems umfasst und die zweite Halbleiterform einen Speicherschaltungsaufbau (402B) und einen Eingangs-/Ausgangsschaltungsaufbau des Rechensystems umfasst.
  10. Mehrchip-Gehäuse gemäß einem der Ansprüche 1 bis 8, wobei das Mehrchip-Gehäuse ein Rechensystem (100-2) ist, und wobei die erste Halbleiterform einen Prozessorschaltungsaufbau und einen Speicherschaltungsaufbau (402A) des Rechensystems umfasst und die zweite Halbleiterform einen Eingangs-/Ausgangsschaltungsaufbau (402B) des Rechensystems umfasst.
  11. Mehrchip-Gehäuse gemäß einem der Ansprüche 1 bis 8, wobei das Mehrchip-Gehäuse ein Rechensystem (100-3) ist, und wobei die erste Halbleiterform im Wesentlichen den gesamten digitalen Schaltungsaufbau (412B) des Rechensystems umfasst und die zweite Halbleiterform im Wesentlichen den gesamten analogen Schaltungsaufbau (412A) des Rechensystems umfasst.
  12. Mehrchip-Gehäuse gemäß einem der Ansprüche 1 bis 11, wobei das Mehrchip-Gehäuse ein Rechensystem (100-1, 100-2, 100-3) ist, und wobei die erste Halbleiterform einen Schaltungsaufbau (402A, 410A, 412A) umfasst, der durch eine erste Siliziumverarbeitungstechnologie gebildet ist, die zweite Halbleiterform einen Schaltungsaufbau (402B, 410B, 412B) umfasst, der durch eine zweite Siliziumverarbeitungstechnologie gebildet ist, wobei sich die erste Verarbeitungstechnologie von der zweiten Verarbeitungstechnologie unterscheidet.
DE102005007333A 2004-05-07 2005-02-17 Mehrchip-Gehäuse mit seriellen Hochgeschwindigkeitskommunikationen zwischen Halbleiterformen Active DE102005007333B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US81474104A 2004-05-07 2004-05-07
US10/814,741 2004-05-07

Publications (2)

Publication Number Publication Date
DE102005007333A1 DE102005007333A1 (de) 2005-12-01
DE102005007333B4 true DE102005007333B4 (de) 2008-07-03

Family

ID=35267528

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005007333A Active DE102005007333B4 (de) 2004-05-07 2005-02-17 Mehrchip-Gehäuse mit seriellen Hochgeschwindigkeitskommunikationen zwischen Halbleiterformen

Country Status (1)

Country Link
DE (1) DE102005007333B4 (de)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000002134A2 (en) * 1998-07-01 2000-01-13 Qualcomm Incorporated Improved inter-device serial bus protocol
US20020043717A1 (en) * 2000-10-16 2002-04-18 Toru Ishida Semiconductor device
US20030042585A1 (en) * 2001-08-29 2003-03-06 Corisis David J. Routing element for use in multi-chip modules, multi-chip modules including the routing element, and methods
US20030110339A1 (en) * 2001-12-10 2003-06-12 International Business Machines Corporation Chip to chip interface for interconnecting chips
US20030229730A1 (en) * 2002-06-05 2003-12-11 Giorgio Pedrazzini Performance tuning using device signature information

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000002134A2 (en) * 1998-07-01 2000-01-13 Qualcomm Incorporated Improved inter-device serial bus protocol
US20020043717A1 (en) * 2000-10-16 2002-04-18 Toru Ishida Semiconductor device
US20030042585A1 (en) * 2001-08-29 2003-03-06 Corisis David J. Routing element for use in multi-chip modules, multi-chip modules including the routing element, and methods
US20030110339A1 (en) * 2001-12-10 2003-06-12 International Business Machines Corporation Chip to chip interface for interconnecting chips
US20030229730A1 (en) * 2002-06-05 2003-12-11 Giorgio Pedrazzini Performance tuning using device signature information

Also Published As

Publication number Publication date
DE102005007333A1 (de) 2005-12-01

Similar Documents

Publication Publication Date Title
DE102004004880B4 (de) Verbindungsverfahren für direkt verbundene gestapelte integrierte Schaltungen sowie integrierter Schaltungschip und integriertes Schaltungsgehäuse
DE202019005951U1 (de) Systeme zum Implementieren eines skalierbaren Systems
DE69605286T2 (de) Organischer chipträger für chips des drahtbondtpys
DE10257707B4 (de) Verfahren zum Herstellen eines gestapelten Chip-Paketes
DE102005001856A1 (de) Packungsleiterplatte, Herstellungs- und Spannungsbereitstellungsverfahren
DE60128055T2 (de) Multichipmodul mit einer mehrzahl Halbleiterchips auf einem Halbleitersubstrat
DE69315451T2 (de) Chipträgerpackung für gedruckte Schaltungsplatte, wobei der Chip teilweise eingekapselt ist, und deren Herstellung
DE60101159T2 (de) Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene
DE102007019809B4 (de) Gehäuste Schaltung mit einem wärmeableitenden Leitungsrahmen und Verfahren zum Häusen einer integrierten Schaltung
DE112008002459T5 (de) Integrierte-Schaltkreis-Bausteine mit hoch-dichten bumpless bild-up layers und einem Substrat mit dichtevermindertem Kern oder einem kernlosen Substrat
DE112009000383T5 (de) Package-on-Package unter Verwendung eines löthöckerlosen Aufbauschicht (BBUL)-Bausteins
DE202018101163U1 (de) Integration von Silicium-Photonik-IC für hohe Datenrate
DE102014016319B4 (de) Package und verfahren zum konfigurieren eines packages für eine integrierte schaltung (ic)
DE102009030524A1 (de) Baugruppe und Verfahren für eine integrierte Schaltung mit mehreren Chiplagen
DE112015003753T5 (de) Verbessertes substrat für system-in-package (sip)-vorrichtungen
DE19714470A1 (de) Drahtbondchipverbindung mit hoher Dichte für Multichip-Module
DE102015109154B4 (de) Hochdichte chip-chip-verbindung und verfahren zu deren herstellung
DE202018101250U1 (de) Integration von Silicium-Photonik-IC für hohe Datenrate
DE102010051765A1 (de) Package mit einem Unterfüllmaterial in einem Teil eines Bereichs zwischen dem Package und einem Substrat oder einem anderen Package
DE102020113949A1 (de) Interconnect von Fabric-Die zu Fabric-Die für modularisierte integrierte Schaltungsvorrichtungen
DE112005003634T5 (de) Ein integrierter Schaltungsbaustein und ein Verfahren zum Ausbilden eines integrierten Schaltungsbausteins
DE112004001678T5 (de) Verfahren und Vorrichtung für ein Paket mit zwei Substraten
DE102006001999A1 (de) Signalneuverteilung unter Verwendung einer Brückenschicht für ein Mehrchipmodul
DE102020108217A1 (de) Die-zu-Die-Verbindungsstruktur für modularisierte integrierte Schaltungsvorrichtungen
DE112012006469T5 (de) Mikroelektronisches Gehäuse mit nicht komplanaren gekapselten mikroelektronischen Bauelementen und einer Aufbauschicht ohne Kontaktierhügel

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: AVAGO TECHNOLOGIES GENERAL IP ( SINGAPORE) PTE. LT

8128 New person/name/address of the agent

Representative=s name: DILG HAEUSLER SCHINDELMANN PATENTANWALTSGESELLSCHA

8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: BROADCOM INTERNATIONAL PTE. LTD., SG

Free format text: FORMER OWNER: AVAGO TECHNOLOGIES GENERAL IP (SINGAPORE) PTE. LTD., SINGAPORE, SG

Owner name: AVAGO TECHNOLOGIES INTERNATIONAL SALES PTE. LT, SG

Free format text: FORMER OWNER: AVAGO TECHNOLOGIES GENERAL IP (SINGAPORE) PTE. LTD., SINGAPORE, SG

R082 Change of representative

Representative=s name: DILG, HAEUSLER, SCHINDELMANN PATENTANWALTSGESE, DE

Representative=s name: DILG HAEUSLER SCHINDELMANN PATENTANWALTSGESELL, DE

R081 Change of applicant/patentee

Owner name: AVAGO TECHNOLOGIES INTERNATIONAL SALES PTE. LI, SG

Free format text: FORMER OWNER: AVAGO TECHNOLOGIES INTERNATIONAL SALES PTE. LTD., SINGAPUR, SG

Owner name: BROADCOM INTERNATIONAL PTE. LTD., SG

Free format text: FORMER OWNER: AVAGO TECHNOLOGIES INTERNATIONAL SALES PTE. LTD., SINGAPUR, SG

R082 Change of representative

Representative=s name: DILG, HAEUSLER, SCHINDELMANN PATENTANWALTSGESE, DE

R081 Change of applicant/patentee

Owner name: AVAGO TECHNOLOGIES INTERNATIONAL SALES PTE. LI, SG

Free format text: FORMER OWNER: BROADCOM INTERNATIONAL PTE. LTD., SINGAPUR, SG