DE102004060821A1

DE102004060821A1 - Verfahren zur Herstellung von Deep-Trench-Strukturen

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Publication number: DE102004060821A1
Application number: DE102004060821A
Authority: DE
Inventors: Franz Dietz; Volker Dr. Dudek; Michael Dr. Graf; Thomas Hoffmann
Original assignee: Atmel Germany GmbH
Current assignee: Telefunken Semiconductors GmbH and Co KG
Priority date: 2004-12-17
Filing date: 2004-12-17
Publication date: 2006-06-29
Anticipated expiration: 2024-12-18
Also published as: WO2006066755A1; DE102004060821B4; US7851326B2; EP1825506A1; US20070264792A1

Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Deep-Trench-Strukturen in einer STI-Struktur eines Halbleiterkörpers, mit den aufeinander folgenden Prozessschritten:
- Nach eine flächigen Auffüllen von im Halbleiterkörper eingebrachten STI-Ausnehmungen mit einem ersten Füllmaterial wird zur Einebnung des aufgebrachten Füllmaterials und zur Erzeugung der STI-Struktur eine erste Oberfläche einer Halbleiterstruktur einem CMP-Prozess unterzogen;
- die so erzeugte, eingeebnete STI-Struktur wird strukturiert;
- unter Verwendung der strukturierten, eingeebneten STI-Struktur als Hartmaske wird im Bereich dieser STI-Struktur zumindest ein tiefer Graben zur Erzeugung der Deep-Trench-Strukturen geätzt.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Deep-Trench-Strukturen in einer STI-Struktur eines Halbleiterkörpers.
Bei der Entwicklung hoch- und höchstintegrierter Halbleiterbauelemente kommt der zunehmenden Integration dieser Halbleiterbauelemente eine immer größere Bedeutung zu. Nicht zuletzt deshalb werden die Halbleiterbauelemente bzw. einzelne Halbleiterstrukturen zunehmend in die Tiefe des Halbleiterkörpers verlagert. Hierzu werden Gräben, beispielsweise zur lateralen Isolierung der Bauelemente, benötigt.
Ein allgemein bekanntes Verfahren zur Herstellung solcher Gräben ist das so genannte Deep-Trench-Verfahren (DT = Deep Trench), bei der tiefe Gräben (engl.: trench) in den Halbleiter-Körper geätzt werden und vorzugsweise mit einer Kombination isolierender Materialien und/oder mit Polysilizium gefüllt werden. Deep-Trench-Strukturen werden verwendet, um bei in Zellenstruktur aufgebauten Halbleiterbauelementen benachbarte Zellen voneinander elektrisch zu isolieren. Darüber hinaus kann auch vorgesehen sein, dass in eine Deep-Trench-Struktur eine isolierte Elektrode eingebracht wird, so dass die Deep-Trench-Struktur als Elektrode, beispielsweise als Kondensa torelektrode für einen Grabenkondensator eines Halbleiterspeichers, ausgebildet ist. Die Tiefe dieser Gräben minimiert nicht nur parasitäre Kapazitäten von Halbleiterbauelement zu Halbleiterbauelement, sondern reduziert auch substratbedingte Interferenzen. Bei heutigen Deep-Trench-Strukturen werden Aspektverhältnisse von 40 und mehr realisiert, wobei das Aspektverhältnis das Verhältnis von Grabentiefe zu Grabenbreite eines Grabens bezeichnet.
Neben diesen Deep-Trench-Strukturen weisen moderne Halbleiterbauelemente zusätzlich oder alternativ auch so genannte Shallow-Trench-Strukturen (STI) auf. STI-Strukturen werden beispielsweise verwendet, um bei hochkomplexen Halbleiterbauelementen vergrabene Leiterbahnen oder Teilstrukturen von Halbleiterbauelementen elektrisch voneinander zu trennen. Die Shallow-Trench-Isolation wird zusätzlich auch eingesetzt, um die Integrationsdichte (die so genannte Packaging-Dichte) zu erhöhen und spezifische Bausteinkapazitäten zu reduzieren.
Bei modernen Halbleiterbauelementen besteht der Bedarf, sowohl Logikbestandteile, die auf eine relativ niedrige Versorgungsspannung ausgelegt sind, zusammen mit Leistungshalbleiterbauelementen, die einer im Vergleich dazu sehr viel höheren Spannung ausgesetzt sind, gemeinsam auf einem Halbleiterchip zu integrieren. Für diese Implementierung ist es vorteilhaft, wenn die Deep-Trench-Technologie mit der Shallow-Trench-Technologie kombiniert wird. Bei diesen Anwendungen werden die Deep-Trench-Strukturen in die Flächen der Shallow-Trench-Strukturen integriert, so dass durch die beiden Technologien kein zusätzlicher Flächenaufwand resultiert.

Mit Bezug auf die 2A–2E wird nachfolgend ein allgemein bekanntes Verfahren zur Erzeugung von kombinierten STI-Strukturen und Deep-Trench-Strukturen beschrieben.

2A zeigt ein Halbleitersubstrat 1, welches zwei STI-Gebiete 2a, 2b und ein dazwischen angeordnetes aktives Gebiet 3 enthält. Bei den STI-Gebieten 2a, 2b sind Bereiche aus der Oberfläche 4 des Halbleiterkörpers 1 herausgeätzt worden, welche für eine STI-Struktur vorgesehen sind. Das aktive Gebiet 3 weist zur Definition einer Hartmaske einen Schichtstapel 5 auf. Sowohl auf dem STI-Gebiet 2a, 2b wie auch auf dem aktiven Gebiet 3 wurde eine flächige Hartmaskenschicht 6 und darauf eine Lackmaskenschicht 7 aufgebracht (2B). Anschließend wird die Lackmaske 7 im Bereich des STI-Gebietes 2b geeignet strukturiert und unter Verwendung der Lackmaske 7 wird dann die Hartmaske 6 strukturiert (2B). Anschließend wird die Lackmaske 7 entfernt. Im Bereich des STI-Gebietes 2b wird unter Verwendung des Fensters 8a der Hartmaske 6 ein tiefer Graben 8 geätzt (2C), der dann mit Oxid oder Polysilizium aufgefüllt wird. Dieses Füllmaterial 9, welches auch auf der Oberfläche der Hartmaske 6 abgeschieden wurde, wird nun zurückgeätzt. Anschließend erfolgt das Ablösen der Hartmaske 6 (2D). Schließlich werden zur Bildung der jeweiligen STI-Strukturen im Bereich der STI-Gebiete 2a, 2b die dortigen Ausnehmungen mit einem STI-Füllmaterial 10, beispielsweise mit Siliziumdioxid, aufgefüllt (2E). Beispielsweise mittels CMP-Prozesses erfolgt dann eine Einebnung der Oberfläche der Halbleiterstruktur und dadurch zumindest teilweise ein Ablösen des Schichtstapels 5.

Anhand der 2A–2E wurde ein ideales Verfahren zur Herstellung kombinierter STI- und Deep-Trench-Strukturen dargestellt. Allerdings ergeben sich bei dem dort beschriebenen Verfahren mehrere Probleme, auf die nachfolgend kurz eingegangen werden sollen:
Beim Aufbringen des Schichtstapels 5 ergibt sich zwischen dem aktiven Gebiet 3 und den benachbarten STI-Gebieten 2a, 2b eine Stufe 11. Bei dem anschließenden Aufbringen der Hartmaske 6 und der Lackmaske 7 setzt sich diese Stufe 12 auch in der Topografie der Lackmaske 7 fort, was insgesamt dazu führt, dass die Oberfläche der Lackmaske 7 nicht mehr eben ist, sondern vielmehr wellenförmig ausgebildet ist. Man spricht hier von einer vertikalen, welligen Topografie der Lackmaske 7. Durch diese wellige Topografie ergibt sich auch eine variierende Dicke D3 der Lackschicht 7, dass heißt D3 ≠ const. Die Lackmaske 7 dient in dem Halbleiterprozess der Strukturierung der Hartmaske 7, welche wiederum der Strukturierung der Deep-Trench-Strukturen 8 dient. Problematisch ist hier, dass eine vertikale Topografie der Lackmaske 7 bzw. der Hartmaske 6 eine exakte Strukturierung des Halbleiterbauelementes und damit eine exakte Strukturierung der zu erzeugenden Gräben 8 nicht mehr zulässt.

Das Problem besteht hier vor allem darin, alle Bereiche der Lackschicht 7 homogen, das heißt mit der gleichen Belichtungsdosis, zu belichten, um dadurch die entsprechenden Strukturen in der Lackschicht 7 gleichmäßig öffnen zu können. Eine unterschiedliche Lackschichtdicke D3 hat allerdings zur Folge, dass unterschiedliche Belichtungsdosen für die unterschiedlichen Lackschichtdicken D3 erforderlich sind. Da dies im Halbleiterprozess praktisch nicht realisierbar ist, werden typischerweise alle Bereiche der Lackschicht mit der maximalen Belichtungsdosis, die der maximalen Lackschichtdicke D3 entspricht, belichtet, was aber unmittelbar dazu führt, dass unterschiedlich weite Öffnungen in der Lackmaske 7 entstehen. Dadurch resultieren unterschiedliche CD-Maße (CD = Critical Dimension) der zu belichtenden Strukturen. Insgesamt bedeutet das, dass dadurch der Technologieprozess zur Strukturierung der Lackmaske 7 und damit zur Erzeugung der Hartmaske 6 nicht exakt kontrollierbar ist, so dass unterschiedlich weite Gräben 8 erzeugt werden. Dies ist unerwünscht, insbesondere, wenn die zu erzeugenden Strukturen sehr kleine, CD-relevante Strukturbreiten aufweisen.

Aufgrund der vertikalen, welligen Topografie ergeben sich folglich auch unterschiedliche Dicken D4 des aufgebrachten Füllmaterials 9 (z. B. Polysilizium), dass heißt es gilt: D4 ≠ const. Diese unterschiedliche Dicke D4 des Füllmaterials 9 setzt sich dann auch im Bereich der Gräben 8 fort. Beim Rückätzen des Füllmaterials 9 aus den Gräben 8 können so genannte Lunker oder Voids in den Gräben 8 gebildet werden. Lunker bzw. Voids sind typischerweise unerwünschte Hohlräume, die bei der Prozessierung beim Auffüllen der Gräben gebildet werden. Dies führt insgesamt zu einer inhomogenen Füllung der Gräben 8, so dass die Gräben 8 typischerweise nicht oder nur teilweise die ihnen zugeordneten Eigenschaften (z.B. Isolation) aufweisen. Eine inhomogene Füllung der Gräben 8 kann auch dazu führen, dass beim Rückätzen des Füllmaterials 9 aus den Gräben 8 eine unterschiedliche Auffüllhöhe des in den Gräben 8 zurückbleibenden Füllmaterials realisiert wird. Auch dies ist unerwünscht, da im weiteren Prozessverlauf dieser Inhomogenität der Füllung der Gräben 8 Rechnung getragen werden müsste, wodurch der gesamte Prozessfluss aufwändiger und/oder die dadurch erhaltenen grabenförmigen Strukturen qualitativ schlechter ausgebildet werden.

Ein weiteres Problem ergibt sich auch beim Rückätzen des Füllmaterials aus den Gräben 8. Bei diesem Rückätzen können sich Reste des Füllmaterials im Kantenbereich zwischen dem STI-Gebiet 2b und dem aktiven Gebiet 3 anlagern. Diese angelagerten Reste lassen sich in einem späteren Prozessverlauf allerdings sehr schwer wieder entfernen. Beim Rückätzen können sich ferner so genannte Spacer bilden, die ebenfalls für den weiteren Prozessverlauf unerwünscht sind.

Vor diesem Hintergrund liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Verfahren bereitzustellen, bei dem auf einfache Weise qualitativ bessere Deep-Trench-Strukturen erzeugt werden können.

Erfindungsgemäß wird diese Aufgabe durch zwei Verfahren mit den Merkmalen der Patentansprüche 1 und 2 gelöst. Demgemäß ist vorgesehen: Ein Verfahren zur Herstellung von Deep-Trench-Strukturen in einer STI-Struktur eines Halbleiterkörpers, mit den aufeinander folgenden Prozessschritten:

– Nach einem flächigen Auffüllen von im Halbleiterkörper eingebrachten STI-Ausnehmungen mit einem ersten Füllmaterial wird zur Einebnung des aufgebrachten Füllmaterials und zur Erzeugung der STI-Struktur eine erste Oberfläche einer Halbleiterstruktur einem CMP-Prozess unterzogen;
– Die so erzeugte, eingeebnete STI-Struktur wird strukturiert;
– Unter Verwendung der strukturierten, eingeebneten STI-Struktur als Hartmaske wird im Bereich dieser STI-Struktur zumindest ein tiefer Graben zur Erzeugung der Deep-Trench-Strukturen geätzt. (Patentanspruch 1)

Ein Verfahren zur Herstellung von Deep-Trench-Strukturen in einer STI-Struktur eines Halbleiterkörpers, mit den aufeinander folgenden Prozessschritten:

(a) Ein Halbleiterkörper mit zumindest einer STI-Ausnehmung und mindestens einem aktiven Bereich für ein Halbleiterbauelement oder ein Teil davon wird bereitgestellt;
(b) Flächiges Aufbringen eines ersten Füllmaterials auf den Halbleiterkörper zumindest im Bereich der STI-Ausnehmung zur Bildung einer ersten Füllschicht;
(c) CMP-Polieren einer ersten Oberfläche einer Halbleiterstruktur zur Einebnung der flächig aufgebrachten ersten Füllschicht;
(d) Strukturieren einer durch das CMP-Polieren erzeugten zweiten Oberfläche auf der ersten Füllschicht zur Bildung einer Hartmaske;
(e) Ätzen zumindest eines tiefen Grabens unter Verwendung der Deep-Trench-Technologie und der Hartmaske;
(f) Flächiges Abscheiden einer zweiten Füllschicht zum Auffüllen der tiefen Gräben;
(g) Rückätzen von überschüssigem Material der zweiten Füllschicht von einer dritten Oberfläche der Halbleiterstruktur und/oder den tiefen Gräben. (Patentanspruch 1)

Die der vorliegenden Erfindung zugrunde liegende Erkenntnis besteht darin, dass zur kontrollierten Erzeugung von kombinierten STI-Strukturen und Deep-Trench-Strukturen die Verringerung der welligen, vertikalen Oberflächentopografie für die Strukturierung einer Maske für der Deep-Trench-Strukturen sehr wesentlich ist. Die Idee der vorliegenden Erfindung besteht nun darin, die Deep-Trench-Strukturierung und die Erzeugung der Deep-Trench-Strukturen am Ende des Halbleitertechnologieverfahrens vorzusehen. Die Erzeugung der Deep-Trench-Strukturen erfolgt also, nachdem die STI-Gebiete sowie das aktive Gebiet des Halbleiterkörpers fertig gestellt oder zumindest vorbereitet worden sind. Insbesondere werden vor der Erzeugung der Deep-Trench-Strukturen bereits die STI-Strukturen durch Aufbringen einer STI-Füllung erzeugt oder zumindest vorbereitet. Im Anschluss daran wird ein CMP-Prozess durchgeführt.

Der besondere Vorteil dieses Verfahrens besteht nun darin, dass zur Erzeugung der Deep-Trench-Strukturen eine planate, sehr ebene Oberfläche vorliegt. Aufgrund dieser planaren, ebenen Oberfläche wird die Strukturierung einer Maske zur Erzeugung der Deep-Trench-Strukturen erleichtert, da nahezu keine Variation von Schichtdicken der für die Deep-Trench-Strukturierung erforderlichen Maske bzw. Hartmaske vorhanden ist. Mit anderen Worten ist dadurch der Untergrund der für die Deep-Trench-Strukturierung erforderlichen Maske, anders als bei einer welligen Oberflächentopografie, sehr genau vorhersehbar.

In einer vorteilhaften Ausgestaltung wird die STI-Struktur selbst bzw. das Füllmaterial der STI-Struktur gleichermaßen als Hartmaske zur Strukturierung der Deep-Trench-Struktur verwendet. Da auf diese Weise die Anzahl der erforderlichen Prozessschritte reduziert werden kann, ist das erfin dungsgemäße Halbleitertechnologieverfahren auch in Prozessökonomischer Hinsicht sehr vorteilhaft.

Die weiteren Vorteile der vorliegenden Erfindung liegen auf der Hand:

– Zum Einen ergeben sich geringere Anforderungen an die für die Erzeugung der Deep-Trench-Strukturen erforderlichen Lithografieprozesse.
– Durch die Einebnung der Oberflächentopografie durch den CMP-Prozess sind nach der Erzeugung der STI-Strukturen keinerlei Stufen im Bereich der Oberfläche vorhanden, die eine anschließende Deep-Trench-Strukturierung negativ beeinflussen könnten. Die Deep-Trench-Strukturierung bekommt dadurch ein deutlich größeres Prozessfenster, da der erlaubte Fokussierungsbereich bei der Belichtung und durch eine homogene Dicke der Lackmaske erweitert wird. Durch die weitestgehend ebene Oberflächentopografie ist die Schichtdicke des Füllmaterials für die Deep-Trench-Strukturen und damit auch die Rückätzung in allen Bereichen homogen. Darüber hinaus wird auf diese Weise eine unerwünschte Überätzung verringert.
– Es ergeben sich ferner auch keine unerwünschten, so genannten Spacer an den Kanten der STI-Strukturen durch Rückstände bei dem Rückätzen des in die Deep-Trench-Strukturen eingebrachten Füllmaterials. Insgesamt ergeben sich auch homogenere Rückätzbedingungen für die Deep-Trench-Füllung, wodurch eine bessere Prozesskontrolle für die Rückätzung des in die Deep-Trench-Strukturen eingebrachten Füllmaterials resultiert. Auf diese Weise kann die Bildung von unerwünschten Lunkern (Voids) in dem sich an das Rückätzen anschließenden Abdeckprozess, bei dem die Gräben und die gesamte Halbleiterstrukturen mit einer Deckschicht abgedeckt wird, verringert werden. Dadurch resultiert eine verbesserte Prozesskontrolle und damit eine homogenere Füllung der Deep Trench Strukturen und eine verringerte Gefahr von Lunkerbildung.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen sowie der Beschreibung unter Bezugnahme auf die Zeichnung entnehmbar.

Gemäß einer typischen Ausgestaltung der Erfindung wird nach dem Verfahrensschritt (g) flächig eine dritte Füllschicht auf die nicht gefüllten Bereiche der tiefen Gräben und auf die Halbleiterstruktur aufgebracht.

In einer bevorzugten Ausgestaltung der Erfindung wird vor dem flächigen Aufbringen des ersten Füllmaterials auf den Halbleiterkörper ein Schichtstapel zur Definition der aktiven Gebiete und/oder als weitere Hartmaske zum Ätzen zumindest einer STI-Ausnehmung auf eine Oberfläche des Halbleiterkörpers aufgebracht. Dieser Schichtstapel kann am Ende des Herstellungsprozesses wieder abgelöst werden oder alternativ auch beispielsweise der Passivierung und/oder zum Schutz der aktiven Bereiche dienen.

Die erste Füllschicht weist im Bereich der STI-Ausnehmungen eine erste Schichtdicke auf. Vorzugsweise ist die erste Schichtdicke so bemessen bzw. wird so eingestellt, dass eine erste Oberfläche auf der ersten Füllschicht in der vertikalen Projektion zumindest auf der Höhe des Schichtstapels im Bereich des aktiven Gebietes liegt. Gemäß einer besonders bevorzugten und eleganten Ausgestaltung wird der CMP-Prozess, dass heißt das Ende dieses Polierprozessschrittes, über diese erste Schichtdicke der STI-Ausnehmungen kontrolliert.

Gemäß einer bevorzugten Weiterbildung der Erfindung ist im Bereich der STI-Struktur zwischen der ersten Füllschicht und dem Halbleiterkörper der Halbleiterstruktur eine zusätzliche dünne dielektrische Schicht angeordnet. Diese dielektrische Schicht kann beispielsweise als thermisches Oxid ausgebildet sein und zum Beispiel der besseren Haftung der darauf aufgebrachten ersten Füllschicht dienen.

Gemäß einer bevorzugten Ausgestaltung wird zur Erzeugung der Hartmaske zunächst eine Lackschicht auf die zweite Oberfläche aufgebracht und strukturiert. Unter Verwendung der strukturierten Lackschicht wird anschließend die STI-Füllschicht im Bereich von Öffnungen der strukturierten Lackschicht zur Bildung von weiteren Gräben der Hartmaske vollständig durchgeätzt. Vorzugsweise, jedoch nicht notwendigerweise wird die Lackschicht anschließend wieder von der zweiten Oberfläche bzw. der erzeugten Hartmaske abgelöst.

Gemäß einer typischen Ausgestaltung wird zum Ätzen der tiefen Gräben und/oder zum Ätzen der STI-Ausnehmungen und/oder zur Erzeugung der Hartmaske ein anisotropes Ätzverfahren eingesetzt. Ebenfalls denkbar, wenngleich nicht so vorteilhaft, ist auch ein isotroper Ätzprozess.

In einer bevorzugten Ausgestaltung enthält zumindest eine Füllschicht und/oder der Schichtstapel ein dielektrisches Material. Als dielektrisches Material kommt bevorzugt Siliziumdioxid, TEOS-Oxid und/oder Siliziumnitrid in Frage, jedoch wäre hier auch Low-K, High-K, ein SOG-Material (SOG = Spin on Glas), ein SOD-Material (SOD = Spin on Diamond) oder dergleichen ebenfalls verwendbar.

In einer bevorzugten Ausgestaltung enthält zumindest eine Füllschicht und/oder der Schichtstapel ein elektrisch leitfähiges Material. Als elektrisch leitfähiges Material kommt aus prozesstechnischen Gründen und aufgrund seiner elektrischen und physikalischen Eigenschaften bevorzugt dotiertes Polysilizium in Frage, jedoch wäre hier auch ein Metall, ein metallisches Material oder dergleichen denkbar.

Die Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigen dabei:
1A–1J mehrere schematische Teilschnitte zur Darstellung des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiterstruktur mit gemischten STI-Strukturen und Deep-Trench-Strukturen;
2A–2E mehrere schematische Teilschnitte einer Halbleiterstruktur zur Erläuterung der Problematik der vorliegenden Erfindung.
In den Figuren der Zeichnung sind gleiche und funktionsgleiche Elemente und Merkmale – sofern nichts Anderes angegeben ist – mit denselben Bezugszeichen versehen worden.
Die Erfindung wird nachfolgend anhand der Teilschnitte in den Teilfiguren 1A–1J beispielhaft erläutert, wobei die nachfolgenden Aufzählungszeichen (A)–(J) der Erläuterung der entsprechenden Teilfiguren 1A–1J dienen sollen.

(A) Ein Halbleiterkörper 20 wird bereitgestellt. Der Halbleiterkörper 20 kann beispielsweise als Siliziumwafer oder als Bestandteil des Siliziumwafers ausgebildet sein und dotiertes oder undotiertes Siliziumsubstrat enthalten. Der Halbleiterkörper 20 weist eine erste Oberfläche 21, beispielsweise die Scheibenvorderseite 21, auf.
(B) In einem ersten Verfahrensschritt werden von der ersten Oberfläche 21 aus Ausnehmungen 22, beispielsweise durch nasschemisches Ätzen, erzeugt. Diese Ausnehmungen 22 sind im vorliegenden Ausführungsbeispiel als flache, nicht-gefüllte Wannen ausgebildet. Die Ausnehmungen 22 sind voneinander durch einen (in der Draufsicht) stegförmigen Siliziumstreifen 39 beabstandet. Die Bereiche der Ausnehmungen 22 definieren die später zu erzeugenden STI-Gebiete 23a, 23b, das dazwi schen angeordnete stegförmige Siliziumsubstrat definiert das aktive Gebiet 24. An dieser Stelle sei anzumerken, dass die Erfindung nicht auf die konkrete Ausgestaltung des aktiven Gebietes 24 und damit nicht auf die spezielle Realisierung eines konkreten Halbleiterbauelementes beschränkt ist. Vielmehr kann in dem aktiven Gebiet 24 ein beliebiges Halbleiterbauelement, ein Teil davon oder eine gesamte integrierte Schaltung angeordnet sein. Insbesondere kann beispielsweise in dem aktiven Gebiet 24 ein beliebiger Transistor, beispielsweise ein MOSFET, eine Leiterbahn, ein Halbleiterspeicher oder ein Teil davon angeordnet sein. In einem vorteilhaften Ausführungsbeispiel enthält das aktive Gebiet 24 einen Teil eines DMOS-Transistors mit Feldplatte, wobei die Feldplatte beispielsweise in den STI-Gebieten 23a, 23b angeordnet ist.
(C) Im Bereich des aktiven Gebietes 24 wird anschließend ein eine oder mehrere Schichten aufweisender Schichtstapel 25 aufgebracht. Der Schichtstapel 25 dient sowohl der Definition der aktiven Gebiete 24. Ferner fungiert der Schichtstapel 25 als Hartmaske zum Ätzen der Ausnehmungen 22 und damit zur Definition der STI-Gebiete 23a, 23b. Im vorliegenden Ausführungsbeispiel sei angenommen, dass der Schichtstapel 25 insgesamt drei Schichten 25a–25c aufweist, ein unteres dünnes Oxid 25a, eine darauf aufgebrachte Siliziumnitridschicht 25b und ein darüber angeordnetes TEOS-Oxid 25c (TEOS = Tetraethylorthosilikat). Bei diesem TEOS-Oxid 25c handelt es sich um eine Oxidabscheidung aus der flüssigen Phase. Der Schichtstapel 25 und der Halbleiterkörper 20 bilden eine nachfolgend mit Bezugszeichen 40 bezeichnete Halbleiterstruktur 40, die im Folgenden auch noch weiter prozessiert wird.
(D) Im Anschluss daran werden die STI-Gebiete 23a, 23b mit einem STI-Füllmaterial 26a, 26b, zum Beispiel einem TEOS-Oxid 26a, 26b, aufgefüllt. Dieses STI-Füllmaterial 26a, 26b soll später die STI-Füllung 26a, 26b der Ausnehmungen 22 bilden. Dazu wird auf sämtliche freiliegenden Oberflächen der Halbleiterstruktur 40, d.h. sowohl auf der Oberflächen 21 des Halbleitersubstrats 20 im Bereich der STI-Gebiete 23a, 23b, wie auch auf der Oberfläche des Schichtstapels 25 im Bereich des aktiven Gebietes 24, das TEOS-Oxid 26a–26c abgeschieden. Die abgeschiedene TEOS-Schicht 26a–26c weist im Bereich der STI-Gebiete 23a, 23b eine Schichtdicke D1 auf, die so zu dimensionieren ist, dass sie in vertikaler Richtung zumindest so groß ist, dass die Oberfläche 27 der Schichten 26a, 26b im Bereich der STI-Gebiete 23a, 23b zumindest auf der Höhe des Schichtstapels 25 im Bereich des aktiven Gebietes 24 liegt. Vorzugsweise liegt diese Oberfläche 27 auf der Höhe der TEOS-Oxid 25c des Schichtstapels 25. Aufgrund der Ausnehmungen 22 im Bereich der STI-Gebiete 23a, 23b und/oder durch den sich von der Oberfläche 21 des Halbleiterkörpers 20 abhebenden Schichtstapel 25 ergibt sich beim flächigen Abscheiden des TEOS-Oxids 26a–26c zur Bildung der STI-Füllschichten 26a, 26b eine nicht ebene, wellige Gesamtoberfläche (Topografie), die sich durch eine Stufe 28 bzw. eine stufenähnliche Struktur 28 zwischen benachbarten STI-Gebieten 23a, 23b und aktiven Gebieten 24 äußert. In der 1D ist unterhalb den Schichten 26a–26c zusätzlich ein dünnes Oxid 38, das so genannte Lineroxid, vorgesehen. Dieses Oxid 38 ist beispielsweise durch thermische Oxidation auf die entsprechenden Oberflächen des Halbleitersubstrats 20 aufgewachsen worden und dient dem besseren Halt des anschließend aufgeschleuderten, abgeschiedenen oder auf sonstige Weise aufgebrachten TEOS-Oxids 26a–26c.
(E) Im Anschluss daran wird die gesamte Halbleiterstruktur 40 einem CMP-Prozessschritt (CMP = Chemical Mechanical Polisher) unterzogen. Bei diesem CMP-Prozessschritt wird die freiliegende Oberfläche der Halbleiterstruktur 40 einem Polierprozess unterzogen, an dessen Ende die wellige Oberflächentopografie aus der 1(d) in eine planare, weitestgehend ebene Oberfläche umgewandelt wird. Bei diesem CMP-Prozess werden also die Schichten im Bereich des aktiven Gebietes 24 solange abgetragen, bis zwischen STI-Gebieten 23a, 23b und aktiven Gebieten 24 eine weitestgehend ebene, planare Oberfläche 29 entsteht, dass heißt die STI-Gebiete 23a, 23b sind nun auf derselben Höhe des Schichtstapels 25 im aktive Gebieten 24. Das Ende dieses CMP-Prozesses wird zum Beispiel über die Schichtdicke D1 (siehe 1D) und damit über die Oberfläche 27 der Schichten 26a, 26b kontrolliert. In diesem Fall gilt für die Schichtdicke D2 im Bereich der STI-Gebiete 23a, 23b nach dem CMP-Prozess: D2 ≠ D1. Alternativ kann auch vorgesehen sein, dass durch den CMP-Prozess die Schichten 26a, 26b geringfügig abgetragen werden. In diesem Fall gilt für die Schichtdicke D2 im Bereich der STI-Gebiete 23a, 23b nach dem CMP-Prozess: D2 < D1. Wesentlich ist in diesem Fall, dass am Ende des CMP-Prozesses zwischen STI-Gebieten 23a, 23b und aktivem Gebiet 24 eine ebene Oberfläche 29 entstanden ist, wobei hier zumindest ein Teil des Schichtstapels 25, zum Beispiel die obere TEOS-Schicht 25c, abgetragen wird und zumindest ein Teil des Schichtstapels 25, zum Beispiel die Oxid-Schicht 25a und die Nitrid-Schicht 25b, quasi als Schutzschicht auf der entsprechenden Oberfläche 21 des Halbleitersubstrats 20 im Bereich des aktiven Gebietes 24 stehen bleibt.
(F) Im Anschluss an den CMP-Prozess wird auf die durch den CMP-Prozess erzeugte ebene Oberfläche 29 eine Lackschicht 30 aufgebracht: Die Lackschicht 30 wird nun derart strukturiert, dass nach dem Belichten und Entwickeln der Lackschicht 30 eine Ausnehmung 30a in der Lackschicht 30 im Bereich des STI-Gebietes 23b entsteht. Die Lackschicht 30 mit der Ausnehmung 30a fungiert nun als Maske zur isotropen oder anisotropen Ätzung der STI-Füllschicht 26b sowie des darunter angeordneten thermischen Oxids 38. Nach dem nächsten Ätzprozess weist die Füllschicht 26b einen durch die gesamte Schicht 26b und das Oxid 38 durchgehenden, bis zur Oberfläche 21 des Siliziumsubstrats 20 reichenden Graben 31 auf.
(G) Anschließend wird die Lackmaske 30 entfernt und es werden tiefe Gräben 32 (Deep Trenches) geätzt. Dabei fungieren die STI-Füllschichten 26a, 26b und insbesondere der in der STI-Schicht 26b eingebrachte Graben 31 als Hartmaske zum Ätzen der Deep-Trenches 32. Am Ende dieses Ätzprozesses sind in Fortsetzung der Gräben 31 (der Hartmaske) tiefe, in das Halbleitersubstrat 20 reichende Gräben 32 erzeugt worden, wobei die Form dieser Gräben 32 im Wesentlichen von der Art und Weise des Ätzprozesses abhängt. Insbesondere können hier anisotrope, d.h. mit weitgehend senkrechten Grabenwänden ausgebildete Gräben 32 erzeugt werden. Denkbar wäre selbstverständlich auch eine isotrope Ätzung, bei der die Grabenwände nicht oder zumindest nicht vollständig senkrecht ausgebildet sind. Denkbar wären auch bauchige oder flaschenförmige Gräben 32. Die Gräben 32 selbst können (in der Draufsicht) rund, oval, dreieckig, quadratisch, rechteckig, sechseckig, mehreckig, streifenförmig, mäanderförmig oder dergleichen ausgebildet sein. Denkbar wäre selbstverständlich auch, dass sich die Gräben 32 in Richtung des Grabenbodens 33 hin verjüngen. Denkbar wäre selbstverständlich auch eine beliebig andere Form der im Halbleitersubstrat 20 angeordneten Gräben 32.
(H) Im nachfolgenden Prozessschritt werden die Gräben 31, 32 aufgefüllt. Dazu wird zunächst in an sich bekannter Weise ein dünnes, thermisches Lineroxid 35 auf die freiliegenden Oberflächen der Gräben 31 aufgewachsen. Das Lineroxid 35 kann bei dem fertiggestellten Halbleiterbauelement dann zum Beispiel das Gate-Oxid oder Gate-Dielektrikum bilden. Anschließend wird auf sämtliche frei liegenden Oberflächen 34 des Halbleiterkörpers 20, d.h. auf die Wände und den Boden 33 der Gräben 32, wie auch auf die Oberfläche 34 der Halbleiterstruktur 40, eine dünne dielektrische Schicht 41 aufgebracht. Diese dielektrische Schicht 41 kann beispielsweise als TEOS-Schicht 41 ausgebildet sein. Im Anschluss daran werden die Gräben 31, 32 mit einem Füllmaterial 36, 36a, beispielsweise mit dotiertem Polysilizium 36, 36a, aufgefüllt. Um eine definierte Auffüllung der Gräben 31, 32 sicherzustellen, wird hier eine flächige Abscheidung von Polysilizium 36, 36a auf die Halbleiterstruktur 40 vorgenommen, bei der das Polysilizium sowohl in die Gräben 32, 31 eingebracht wird, wie auch auf die Oberfläche 34 abgeschieden wird. Das Polysilizium 36a in den Gräben 32 kann bei dem fertiggestellten Halbleiterbauelement zum Beispiel als Gate-Elektrode fungieren. Statt der Verwendung von Polysilizium kann hier selbstverständlich auch ein anderes leitfähiges Material, wie zum Beispiel ein Metall oder ein metallisches Material, verwendet werden. Denkbar wäre auch das Auffüllen mit einem Dielektrikum, zum Beispiel TEOS, Low-K, High-K, Siliziumdioxid, Siliziumnitrid, etc., sofern der Graben 32 der Isolation benachbarter Zellen dienen soll.
(J) Im Anschluss daran wird überschüssiges Polysilizium 36 wieder abgeätzt. Zu diesem Zwecke wird das Polysilizium 36 sowohl von dem dünnen Oxid 41 auf der Oberfläche 34 abgelöst. Darüber hinaus wird das Polysilizium auch im Bereich der Gräben 31 im Bereich der STI-Füllschicht 26b zurückgeätzt. Am Ende dieses Ätzprozesses befindet sich die Polysiliziumfüllschicht 36a lediglich im Bereich der Gräben 32, d.h. das übrige Polysilizium wurde vollständig aus den Gräben 31 in der STI-Füllschicht 26b weggeätzt. Im Anschluss an diesen Ätzprozess wird flächig eine TEOS-Schicht 37, 37a auf die frei liegenden Oberflächen 42 der Halbleiterstruktur 40, dass heißt sowohl in den Gräben 31 im Bereich der STI-Füllschicht 26b, wie auch auf die freie Oberfläche 42 aufgebracht.

Im Anschluss an diese Prozessschritte (A)–(J) können übliche Prozessschritte, beispielsweise das Rückätzen der STI-Füllung, ein weiterer CMP-Prozess, beispielsweise zur Reduzierung von Dishing-Effekten, und dergleichen vorgenommen werden. Insbesondere können dann auch weitere Prozessschritte zur Herstellung oder Weiterbildung entsprechender Halbleiterbauelemente im Bereiche des aktiven Gebietes 24 vorgenommen werden. Diese sind je nachdem, welche Halbleiterbauelemente oder integrierte Schaltungen erzeugt werden sollen, eben auf diese Bauelemente und integrierte Schaltungen abzustimmen und sollen daher hier nicht weiter ausgeführt werden.
Bei einem gegenüber dem Ausführungsbeispiel in den 1A–1J alternativen Prozessfluss wird vor der Deep-Trench-Ätzung (siehe 1G) keine STI-Füllung aufgebracht. Vielmehr wird hier zunächst eine zusätzliche Schicht (z.B. TEOS-Schicht) aufgebracht, die gesondert als Hartmaske für die Deep-Trench-Ätzung fungiert. Im Anschluss an die Deep-Trench-Ätzung und dem Auffüllen der geätzten tiefen Gräben kann dann – wie vorstehend beschrieben – die STI-Füllung für die STI-Ausnehmungen erzeugt werden. Diese Ausgestaltung erfordert zwar einen zusätzlichen Prozess zur Herstellung einer eigenen Hartmaske. Dies kann mitunter aber im weiteren Prozess von Vorteil sein oder auch erforderlich werden.
In einer weiteren Alternative wird zusätzlich zu der aufgebrachten STI-Füllung für die STI-Ausnehmungen eine zusätzliche Hartmaskenschicht (z.B. TEOS-Schicht) aufgebracht. Dadurch braucht die Deep-Trench-Ätzung nicht selektiv zu den nach dem CMP-Prozess offenen Oberflächen sein. Nach der Strukturierung zur Definition der Deep-Trench-Gebiete wird zur Erzeugung der Hartmaske die zusätzlich aufgebrachte Hartmaskenschicht geätzt. Anschließend wird dann in bekannter Weise die Deep-Trench-Ätzung vorgenommen. Falls notwendig kann vor oder nach der Erzeugung der Deep-Trench-Gräben zusätzlich auch ein separates Ätzen der STI-Füllschicht vorgenommen werden.
Anwendungen für die beiden vorstehend genannten Isolationstechniken (STI-Technologie und Deep-Trench-Technologie) sind zum Beispiel intelligente Automobilanwendungen, bei denen so genannte Smart-ICs zum Einsatz kommen, also intelligente, durch Logikschaltungen angesteuerte Leistungshalbleiterbauelemente. Eine weitere Anwendung stellen RF-Transceiverschaltungen dar, bei denen ein Empfänger und ein Sender auf demselben Halbleiterchip untergebracht ist und die vorzugsweise einen Vollduplexbetrieb, also das gleichzeitige Senden und Empfangen von Signalen, unterstützen sollen. STI-Technologie und Deep-Trench-Technologie wurden hier vornehmlich dazu entwickelt, um parasitäre Kapazitäten in so genannten Cross Talks soweit zu reduzieren, dass ein Vollduplexbetrieb, also das gleichzeitige Senden und Empfangen von Signalen über denselben Halbleitechip, ermöglicht wird.
Obgleich die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie nicht darauf beschränkt, sondern lässt sich auf mannigfaltige Art und Weise modifizieren.
So sei die vorliegende Erfindung nicht auf die vorstehenden Materialien für die abgeschiedenen Schichten, Füllschichten und Schichtfolgen beschränkt, die lediglich der besseren Anschaulichkeit halber angegeben wurden. Vielmehr können hier auch weitere, zusätzliche Schichten verwendet werden bzw. es kann, sofern dies sinnvoll ist, gegebenenfalls auch auf Zwischenschichten verzichtet werden.
Auch ist das erfindungsgemäße Verfahren nicht notwendigerweise auf das vorstehend beschriebene, sehr detaillierte Verfahren beschränkt. Vielmehr stellt dies ein bevorzugtes, jedoch nicht ausschließlich anzuwendendes Verfahren dar, welches selbstverständlich im Rahmen der Erfindung und des fachmännischen Wissens geeignet abgewandelt werden kann, ohne vom erfindungsgemäßen Gedanken der vorliegenden Erfindung abzuweichen.
In dem beschriebenen erfindungsgemäßen Verfahren kann ein thermischer Prozessierungsschritt jeweils nach dem Auffüllen der Gräben, nach dem Aufbringen der TEOS-Schicht, nach dem Aufbringen des Schichtstapels, etc. durchgeführt werden, um die Zahl von Strukturdefekten des Dielektrikums innerhalb der durch die Deep-Trench-Struktur erzeugten Gräben zu verringern. Hierbei ist insbesondere an die Vermeidung von Hohleinschlüssen gedacht. Zudem ergibt sich durch den thermischen Prozess, sofern es erwünscht ist und die Temperatur geeignet eingestellt wird, ein nachträgliches Verfließen des Dielektrikums, was insgesamt zu einer planareren Oberfläche führt.

1: Halbleitersubstrat
2a: STI-Gebiet
2b: STI-Gebiet
3: aktives Gebiet
4: Oberfläche des Halbleitersubstrats
5: Schichtstapel
6: Hartmaske
7: Lackmaske
8: Graben, Deep Trench
8a: Fenster der Hartmaske
9: Füllmaterial (im Graben)
10: Füllmaterial (im STI-Gebiet)
11: Stufe (zwischen aktivem Gebiet und STI-Gebiet)
12: Stufe der Lackmaske
20: Halbleiterkörper, Halbleitersubstrat
21: erste Oberfläche, Scheibenvorderseite
22: Ausnehmungen (für die STI-Gebiete)
23a: STI-Gebiet
23b: STI-Gebiet
24: aktives Gebiet
25: Schichtstapel
25a: unterste Oxidschicht des Schichtstapels
25b: mittlere Siliziumnitridschicht des Schichtstapels
25c: obere TEOS-Schicht des Schichtstapels
26a: STI-Füllschicht
26b: STI-Füllschicht
26c: Schicht im Bereich des aktiven Gebietes
27: Oberfläche
28: Stufe
29: Oberfläche
30: Lackmaske
30a: Ausnehmung in der Lackmaske
31: Ausnehmung in der STI-Füllschicht
32: Graben, Deep Trench
33: Grabenboden
34: Oberfläche
35: Lineroxid, dünnes thermisches Oxid
36: Polysiliziumsschicht
36a: Polysiliziumfüllung im Bereich des Grabens
37: TEOS-Schicht
37a: TEOS-Füllung im Bereich des STI-Grabens
38: dünnes thermisches Oxid, Lineroxid
39: stegförmiger Siliziumstreifen (im aktiven Gebiet)
40: Halbleiterstruktur
41: dielektrische Schicht, TEOS-Schicht
42: Oberfläche
D1: Schichtdicke
D2: Schichtdicke
D3: Schichtdicke
D4: Schichtdicke

Claims

Verfahren zur Herstellung von Deep-Trench-Strukturen in einer STI-Struktur (26a, 26b) eines Halbleiterkörpers (20), mit den aufeinander folgenden Prozessschritten: – Nach einem flächigen Auffüllen von im Halbleiterkörper (20) eingebrachten STI-Ausnehmungen (22) mit einem ersten Füllmaterial wird zur Einebnung des aufgebrachten Füllmaterials und zur Erzeugung der STI-Struktur (26a, 26b) eine erste Oberfläche (27) einer Halbleiterstruktur (40) einem CMP-Prozess unterzogen; – Die so erzeugte, eingeebnete STI-Struktur (26b) wird strukturiert; – Unter Verwendung der strukturierten, eingeebneten STI-Struktur (26b) als Hartmaske wird im Bereich dieser STI-Struktur (26b) zumindest ein tiefer Graben (32) zur Erzeugung der Deep-Trench-Strukturen geätzt.
Verfahren zur Herstellung von Deep-Trench-Strukturen in einer STI-Struktur (26a, 26b) eines Halbleiterkörpers (20), mit den aufeinander folgenden Prozessschritten: (a) Ein Halbleiterkörper (20) mit zumindest einer STI-Ausnehmung (22) und mindestens einem aktiven Bereich (24) für ein Halbleiterbauelement oder ein Teil davon wird bereitgestellt; (b) Flächiges Aufbringen eines ersten Füllmaterials auf den Halbleiterkörper (20) zumindest im Bereich der STI-Ausnehmung (22) zur Bildung einer ersten Füllschicht (26a, 26b); (c) CMP-Polieren einer ersten Oberfläche (27) einer Halbleiterstruktur (40) zur Einebnung der flächig aufgebrachten ersten Füllschicht (26a, 26b); (d) Strukturieren einer durch das CMP-Polieren erzeugten zweiten Oberfläche (29) auf der ersten Füllschicht (26a, 26b) zur Bildung einer Hartmaske (26b); (e) Ätzen zumindest eines tiefen Grabens (32) unter Verwendung der Deep-Trench-Technologie und der Hartmaske (26b); (f) Flächiges Abscheiden einer zweiten Füllschicht (36, 36a, 41) zum Auffüllen der tiefen Gräben (32); (g) Rückätzen von überschüssigem Material der zweiten Füllschicht (36, 36a, 41) von einer dritten Oberfläche (34) der Halbleiterstruktur (40) und/oder den tiefen Gräben (32).
Verfahren nach Anspruch 2 dadurch gekennzeichnet, dass nach dem Verfahrensschritt (g) flächig eine dritte Füllschicht (37, 37a) auf die nicht gefüllten Bereiche der tiefen Gräben (32) und auf die Halbleiterstruktur (40) aufgebracht wird.
Verfahren nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass vor dem flächigen Aufbringen des ersten Füllmaterials auf den Halbleiterkörper (20) ein Schichtstapel (25) zur Definition der aktiven Gebiete (24) und/oder als weitere Hartmaske (25) zum Ätzen zumindest einer STI-Ausnehmung (22) auf eine Oberfläche (21) des Halbleiterkörpers (20) aufgebracht wird.
Verfahren nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die abgeschiedene erste Füllschicht (26a, 26b) im Bereich der STI-Ausnehmungen (22) eine erste Schichtdicke (D1) aufweist, die zumindest so groß ist, dass eine erste Oberfläche (27) auf der ersten Füllschicht (26a, 26b) in der vertikalen Projektion zumindest auf der Höhe des Schichtstapels (25) im Bereich des aktiven Gebietes (24) liegt.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der CMP-Prozess über die erste Schichtdicke (D1) kontrolliert wird.
Verfahren nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass im Bereich der STI-Struktur (26a, 26b) zwischen der ersten Füllschicht (26a, 26b) und dem Halbleiterkörper (20) der Halbleiterstruktur (40) eine zusätzliche dünne dielektrische Schicht (38) angeordnet ist.
Verfahren nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zur Erzeugung der Hartmaske (26b) zunächst eine Lackschicht (30) auf die zweite Oberfläche (29) aufgebracht und strukturiert wird, dass unter Verwendung der strukturierten Lackschicht (30) anschließend die STI-Füllschicht (26b) im Bereich von Öffnungen (30a) der strukturierten Lackschicht (30) zur Bildung von weiteren Gräben (31) der Hartmaske (29) vollständig durchgeätzt wird.
Verfahren nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zum Ätzen der tiefen Gräben (32) und/oder zur Erzeugung der Hartmaske (26b) und/oder zum Ätzen der STI-Ausnehmungen (22) ein anisotropes Ätzverfahren eingesetzt wird.
Verfahren nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die erste Füllschicht (26a, 26b) und/oder die zweite Füllschicht (36, 36a, 41) und/oder die dritte Füllschicht (37, 37a) und/oder der Schichtstapel (25) ein dielektrisches Material enthält.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass als dielektrisches Material Siliziumdioxid und/oder TEOS-Oxid und/oder Siliziumnitrid vorgesehen ist.
Verfahren nach wenigstens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die erste Füllschicht (26a, 26b) und/oder die zweite Füllschicht (36, 36a, 41) und/oder die dritte Füllschicht (37, 37a) und/oder der Schichtstapel (25) ein elektrisch leitfähiges Material, insbesondere dotiertes Polysilizium, enthält.