EP1825506A1 - Verfahren zur herstellung von deep-trench-strukturen - Google Patents

Verfahren zur herstellung von deep-trench-strukturen

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Publication number
EP1825506A1
EP1825506A1 EP05819407A EP05819407A EP1825506A1 EP 1825506 A1 EP1825506 A1 EP 1825506A1 EP 05819407 A EP05819407 A EP 05819407A EP 05819407 A EP05819407 A EP 05819407A EP 1825506 A1 EP1825506 A1 EP 1825506A1
Authority
EP
European Patent Office
Prior art keywords
layer
sti
filling
deep trench
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP05819407A
Other languages
English (en)
French (fr)
Inventor
Franz Dietz
Volker Dudek
Michael Graf
Thomas Hoffmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Atmel Germany GmbH
Original Assignee
Atmel Germany GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Germany GmbH filed Critical Atmel Germany GmbH
Publication of EP1825506A1 publication Critical patent/EP1825506A1/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Definitions

  • the present invention relates to a method for producing deep trench structures in an STI structure of a semiconductor body.
  • a well-known method for producing such trenches is the so-called deep trench (deep trench) method, in which deep trenches are etched into the semiconductor body and preferably with a combination of insulating materials and / or or filled with polysilicon. Deep trench structures are used to electrically isolate adjacent cells from one another in cell structure semiconductor devices. In addition, it can also be provided that an insulated electrode is introduced into a deep trench structure so that the deep trench structure can be used as an electrode, for example as a capacitor. gate electrode for a trench capacitor of a semiconductor memory, is formed. The depth of these trenches not only minimizes parasitic capacitances from semiconductor device to semiconductor device, but also reduces substrate-related interference. In today's deep trench structures, aspect ratios of 40 and more are realized, with the aspect ratio denoting the ratio of trench depth to trench width of a trench.
  • STI structures are used, for example, to electrically separate buried interconnects or partial structures of semiconductor components from one another in highly complex semiconductor components.
  • the shallow trench isolation is also used to increase the integration density (the so-called packaging density) and to reduce specific device capacities.
  • FIG. 2A shows a semiconductor substrate 1 including two STI regions 2a, 2b and an active region 3 interposed therebetween.
  • regions have been etched out of the surface 4 of the semiconductor body 1, which are provided for an STI structure.
  • the active region 3 has a layer stack 5 for defining a hard mask.
  • a flat hard mask layer 6 and thereon a resist mask layer 7 has been applied (FIG. 2B).
  • the resist mask 7 is suitably structured in the area of the STI region 2b, and the hard mask 6 is then structured by using the resist mask 7 (FIG. 2B). Subsequently, the resist mask 7 is removed. In the region of the STI region 2b, a deep trench 8 is etched using the window 8a of the hard mask 6 (FIG. 2C), which is then filled with oxide or polysilicon. This filling material 9, which was also deposited on the surface of the hard mask 6, is now etched back. Subsequently, the detachment of the hard mask 6 takes place (FIG. 2D).
  • the recesses there are filled with an STI filling material 10, for example with silicon dioxide (FIG. 2E).
  • a CMP process a planarization of the surface of the semiconductor structure and thereby at least partially a detachment of the layer stack 5 takes place.
  • FIGS. 2A-2E An ideal method for producing combined STI and deep trench structures was illustrated with reference to FIGS. 2A-2E. However, there are several problems with the method described there, which are briefly discussed below:
  • a step 11 results between the active region 3 and the adjacent STI regions 2a, 2b.
  • this step 12 also continues in the topography of the resist mask 7, which leads to a total that the surface of the resist mask 7 is no longer flat, but rather wavy. This is referred to as a vertical, wavy topography of the resist mask 7.
  • This wavy topography also results in a varying thickness D3 of the resist layer 7, ie D3 ⁇ const.
  • the resist mask 7 is used in the semiconductor process of structuring the hard mask 7, which in turn serves to structure the deep trench structures 8. The problem here is that a vertical topography of the resist mask 7 and the hard mask 6 no longer allows an exact structuring of the semiconductor device and thus an exact structuring of the trenches to be generated 8.
  • An inhomogeneous filling of the trenches 8 can also lead to a different filling level of the filling material remaining in the trenches 8 being realized when the filling material 9 is etched back from the trenches 8. This too is undesirable because in the further course of the process, this inhomogeneity of the filling of the trenches 8 would have to be taken into account, whereby the entire process flow is made more complex and / or the trench-shaped structures thus obtained are of poorer quality.
  • the object of the present invention is to provide a method in which qualitatively better deep trench structures can be produced in a simple manner.
  • a first surface of a semiconductor structure is subjected to a CMP process in order to level the applied filling material and to produce the STI structure;
  • the resulting planarized STI structure is structured; Using the structured, planarized STI structure as
  • Hardmask is etched in the region of this STI structure, at least one deep trench for generating the deep trench structures.
  • a method for producing deep trench structures in an STI structure of a semiconductor body with the successive process steps:
  • the finding underlying the present invention is that for the controlled generation of combined STI structures and deep trench structures, the reduction of the wavy, vertical surface topography for the structuring of a mask for the deep trench structures is very essential.
  • the idea of the present invention is now to provide the deep trench structuring and the generation of the deep trench structures at the end of the semiconductor technology process.
  • the generation of the deep trench structures thus takes place after the STI areas as well as the active area of the semiconductor body have been completed or at least prepared.
  • the STI structures are already produced or at least prepared by applying an STI filling. Following this, a CMP process is performed.
  • the particular advantage of this method is that the creation of the deep trench structures has a planar, very flat surface. Due to this planar, planar surface, the structuring of a mask for producing the deep trench structures is facilitated since there is virtually no variation of layer thicknesses of the mask or hard mask required for the deep trench structuring. In other words, in contrast to a wavy surface topography, the background of the mask required for deep trench structuring can be very accurately predicted.
  • the STI structure itself or the filling material of the STI structure is used equally as a hard mask for structuring the deep trench structure. Since in this way the number of required process steps can be reduced, the invention The semiconductor technology process according to the invention is also very advantageous in terms of process economics.
  • the deep trench structuring Due to the planarization of the surface topography by the CMP process, after the creation of the STI structures, there are no steps in the area of the surface which could negatively influence a subsequent deep trench structuring.
  • the deep trench structuring thus gets a much larger process window, since the permitted focus range is extended during the exposure and by a homogeneous thickness of the resist mask. Due to the largely flat surface topography, the layer thickness of the filling material for the deep trench structures and thus also the etch back is homogeneous in all areas. In addition, undesirable overetching is reduced in this way.
  • a third filling layer is applied over the non-filled regions of the deep trenches and onto the semiconductor structure in a planar manner after method step (g).
  • a layer stack for defining the active regions and / or as a further hard mask for etching at least one STI recess is applied to a surface of the semiconductor body prior to the planar application of the first filler material to the semiconductor body.
  • This layer stack can be removed again at the end of the production process or, alternatively, also be used, for example, for the passivation and / or for the protection of the active regions.
  • the first filling layer has a first layer thickness in the region of the STI recesses.
  • the first layer thickness is preferably dimensioned or set such that a first surface on the first filling layer in the vertical projection lies at least at the level of the layer stack in the region of the active region.
  • the CMP process ie the end of this polishing process step, is controlled via this first layer thickness of the STI recesses.
  • an additional thin dielectric layer is arranged in the region of the STI structure between the first filling layer and the semiconductor body of the semiconductor structure.
  • This dielectric layer may be formed, for example, as a thermal oxide and serve, for example, the better adhesion of the first filler layer applied thereon.
  • a lacquer layer is first applied to the second surface and patterned to produce the hard mask. Using the structured lacquer layer, the ST ⁇ filling layer is subsequently completely etched through in the region of openings of the structured lacquer layer to form further trenches of the hard mask. Preferably, but not necessarily, the lacquer layer is then removed again from the second surface or the generated hard mask.
  • an anisotropic etching process is used to etch the deep trenches and / or to etch the STI recesses and / or to create the hard mask. Also conceivable, although not so advantageous, is also an isotropic etching process.
  • At least one filling layer and / or the layer stack contains a dielectric material.
  • At least one filling layer and / or the layer stack contains an electrically conductive material.
  • electroconductive material is preferred for process engineering reasons and due to its electrical and physical properties doped polysilicon in question, but would be here also a metal, a metallic material or the like conceivable.
  • 1A-1J show several schematic partial sections to illustrate the method according to the invention for producing a semiconductor structure with mixed ST I structures and deep trench structures;
  • 2A-2E show several schematic partial sections of a semiconductor structure for explaining the problem of the present invention.
  • a semiconductor body 20 is provided.
  • the semiconductor body 20 may be formed, for example, as a silicon wafer or as part of the silicon wafer and may contain doped or undoped silicon substrate.
  • the semiconductor body 20 has a first surface 21, for example the wafer front 21.
  • recesses 22 are produced from the first surface 21, for example by wet-chemical etching. These recesses 22 are formed in the present embodiment as a flat, unfilled trays. The recesses 22 are spaced from each other by a (in plan view) web-shaped silicon strip 39. The regions of the recesses 22 define the STI regions 23a, 23b to be generated later, which see arranged web-shaped silicon substrate defines the active region 24th
  • the invention is not limited to the specific configuration of the active region 24 and thus not to the specific realization of a specific semiconductor component.
  • an arbitrary semiconductor component, a part thereof or an entire integrated circuit can be arranged in the active region 24.
  • the active region 24 may be any transistor, such as a MOSFET, a conductor, a semiconductor memory or a part thereof.
  • the active region 24 includes a portion of a field plate type DMOS transistor, the field plate being disposed in, for example, the STI regions 23a, 23b.
  • a layer stack 25 comprising one or more layers is subsequently applied.
  • the layer stack 25 serves both to define the active regions 24.
  • the layer stack 25 functions as a hard mask for etching the recesses 22 and thus for defining the STI regions 23a, 23b.
  • This TEOS oxide 25c is an oxide precipitate from the liquid phase.
  • the layer stack 25 and the semiconductor body 20 form a semiconductor structure 40 denoted below by the reference numeral 40, which in the
  • the STI regions 23a, 23b are filled with a STI filler 26a, 26b, for example, a TEOS oxide 26a, 26b.
  • This STI filling material 26a, 26b is to form the STI filling 26a, 26b of the recesses 22 later. This is done on all exposed surfaces of the semiconductor structure 40, ie both on the surfaces
  • the deposited TEOS layer 26a-26c has, in the region of the STI regions 23a, 23b, a layer thickness D1 which is to be dimensioned such that it is at least large enough in the vertical direction that the surface 27 of the layers 26a, 26b is in the region the STI regions 23a, 23b lies in the region of the active region 24 at least at the level of the layer stack 25.
  • This surface 27 preferably lies at the level of the TEOS oxide 25c of the layer stack 25.
  • the surface deposition of the TEOS oxide 26a-26c results in the formation of the STI filling layers 26a, 26b a non-planar, wavy overall surface (topography), which is expressed by a step 28 or a step-like structure 28 between adjacent STI areas 23 a, 23 b and active areas 24.
  • a thin oxide 38 is additionally provided below the layers 26a-26c.
  • This oxide 38 has been grown, for example, by thermal oxidation on the corresponding surfaces of the semiconductor substrate 20 and serves for better support of the subsequently spin-coated, deposited or otherwise applied TEOS oxide 26a-26c.
  • CMP Chemical Mechanical Polisher
  • the layers in the region of the active region 24 are removed until a largely planar, planar surface 29 arises between STI regions 23a, 23b and active regions 24, that is, the STI regions 23a, 23b are now at the same height as the
  • Layer stack 25 in the active areas 24 The end of this CMP process is controlled, for example, over the layer thickness D1 (see FIG. 1 D) and thus over the surface 27 of the layers 26a, 26b.
  • D2 for the layer thickness D2 in the region of the STI regions 23a, 23b after the CMP process, D2 "D1.
  • the layers 26a, 26b are slightly removed by the CMP process.
  • D2 for the layer thickness D2 in the region of the STI regions 23a, 23b after the CMP process, D2 ⁇ D1.
  • a flat surface 29 has arisen, in which case at least part of the layer stack 25, for example the upper TEOS layer 25c, is removed is at least a portion of the layer stack 25, for example, the oxide layer 25a and the nitride layer 25b, quasi as
  • Protective layer on the corresponding surface 21 of the semiconductor substrate 20 in the region of the active region 24 stops.
  • a lacquer layer 30 is applied to the planar surface 29 produced by the CMP process.
  • the lacquer layer 30 is then structured in such a way that, after exposure and development of the lacquer layer 30, a recess 30a in FIG the lacquer layer 30 is formed in the region of the STI region 23b.
  • the lacquer layer 30 with the recess 30a now functions as a mask for the isotropic or anisotropic etching of the STI filling layer 26b and of the thermal oxide 38 arranged underneath.
  • the filling layer 26b has a through the entire layer 26b and the
  • Oxide 38 continuous, reaching to the surface 21 of the silicon substrate 20 trench 31.
  • Trenches 32 formed with largely vertical trench walls are produced.
  • an isotropic etching would also be conceivable in which the trench walls are not formed or at least not completely perpendicular. Also conceivable would be bulbous or bottle-shaped trenches 32.
  • the trenches 32 themselves may be (in plan view) round, oval, triangular, square, rectangular, hexagonal, polygonal, strip-shaped, meander-shaped or the like. It would also be conceivable, of course, that the trenches 32 taper in the direction of the trench bottom 33. Of course, any other desired shape of the trenches 32 arranged in the semiconductor substrate 20 would also be conceivable.
  • the trenches 31, 32 are filled up.
  • a thin, thermal Liner oxide 35 grown on the exposed surfaces of the trenches 31.
  • the liner oxide 35 may then form, for example, the gate oxide or gate dielectric in the completed semiconductor device.
  • This dielectric layer 41 may be formed, for example, as a TEOS layer 41.
  • the trenches 31, 32 are filled with a filling material
  • the polysilicon 36a in the trenches 32 may function as a gate electrode in the finished semiconductor device, for example.
  • a gate electrode in the finished semiconductor device
  • another conductive material such as a metal or a metallic material.
  • a dielectric for example TEOS, low-K, high-K, silicon dioxide, silicon nitride, etc., if the trench 32 is to serve for the insulation of adjacent cells.
  • the polysilicon filling layer 36a is located only in the region of the trenches 32, ie, the remaining polysilicon was etched away completely from the trenches 31 in the STI fill layer 26b.
  • a TEOS layer 37, 37a is applied over the entire area to the exposed surfaces 42 of the semiconductor structure 40, that is to say both in the trenches 31 in the region of the STI filling layer 26b and also on the free surface 42.
  • Circuits are to be generated to match just these components and integrated circuits and therefore should not be further elaborated here.
  • no STI filling is applied before the deep trench etching (see FIG. 1G).
  • an additional layer e.g., TEOS layer
  • the STI filling for the STI recesses can then be produced as described above.
  • this embodiment requires an additional process for producing its own hard mask. However, this can sometimes be advantageous or even necessary in the further process.
  • an additional hardmask layer eg TEOS layer
  • the deep trench etching does not need to be selective to the surfaces open after the CMP process.
  • the additionally applied hard mask layer is etched to produce the hard mask. The deep trench etching is then carried out in a known manner. If necessary, before or after the generation of the deep trench trenches, a separate etching of the STI filling layer can additionally be carried out.
  • STI technology and deep trench technology are, for example, intelligent automotive applications which use so-called smart ICs, ie intelligent power semiconductor components controlled by logic circuits.
  • a further application is RF transceiver circuits in which a receiver and a transmitter are accommodated on the same semiconductor chip and which are preferably intended to support full-duplex operation, ie the simultaneous transmission and reception of signals.
  • STI technology and deep trench technology have been developed here primarily to reduce parasitic capacitances in so-called cross talk to the extent that a full duplex operation, ie the simultaneous transmission and reception of signals on the same semiconductor chip, is made possible.
  • the present invention is not limited to the above materials for the deposited layers, filling layers and layer sequences, which have been given only for the sake of clarity. Rather, additional, additional layers can also be used here or, if appropriate, intermediate layers may also be dispensed with.
  • the method of the invention is not necessarily limited to the very detailed method described above. Rather, this is a preferred, but not exclusively applicable, method, which of course can be suitably modified within the scope of the invention and the skilled knowledge, without departing from the inventive concept of the present invention.
  • a thermal processing step may be carried out in each case after the filling of the trenches, after the application of the TEOS layer, after the application of the layer stack, etc., in order to reduce the number of structural defects of the dielectric within the deep trench. To reduce structure-created trenches. This is intended in particular to the prevention of Hohlein anywayn.
  • the thermal process results in a subsequent flow of the dielectric, which leads to a more planar surface overall.

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Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Deep-Trench-Strukturen in einer STI-Struktur eines Halbleiterkörpers, mit den aufeinander folgenden Prozessschritten: Nach einem flächige Auffüllen von im Halbleiterkörper eingebrachten STI-Ausnehmungen mit einem ersten Füllmaterial wird zur Einebnung des aufgebrachten Füllmaterials und zur Erzeugung der STI-Struktur eine erste Oberfläche einer Halbleiterstruktur einem CMP-Prozess unterzogen; Die so erzeugte, eingeebnete STI-Struktur wird strukturiert; Unter Verwendung der strukturierten, eingeebneten STI-Struktur als Hartmaske wird im Bereich dieser STI-Struktur zumindest ein tiefer Graben zur Erzeugung der Deep-Trench-Strukturen geätzt.

Description

Verfahren zur Herstellung von Deep-Trench-Strukturen
Beschreibung
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Deep- Trench-Strukturen in einer STI-Struktur eines Halbleiterkörpers.
Bei der Entwicklung hoch- und höchstintegrierter Halbleiterbauelemente kommt der zunehmenden Integration dieser Halbleiterbauelemente eine im- mer größere Bedeutung zu. Nicht zuletzt deshalb werden die Halbleiterbauelemente bzw. einzelne Halbleiterstrukturen zunehmend in die Tiefe des Halbleiterkörpers verlagert. Hierzu werden Gräben, beispielsweise zur lateralen Isolierung der Bauelemente, benötigt.
Ein allgemein bekanntes Verfahren zur Herstellung solcher Gräben ist das so genannte Deep-Trench-Verfahren (DT = Deep Trench), bei der tiefe Gräben (engl.: trench) in den Halbleiter-Körper geätzt werden und vorzugsweise mit einer Kombination isolierender Materialien und/oder mit Polysilizium gefüllt werden. Deep-Trench-Strukturen werden verwendet, um bei in Zellen- Struktur aufgebauten Halbleiterbauelementen benachbarte Zellen voneinander elektrisch zu isolieren. Darüber hinaus kann auch vorgesehen sein, dass in eine Deep-Trench-Struktur eine isolierte Elektrode eingebracht wird, so dass die Deep-Trench-Struktur als Elektrode, beispielsweise als Kondensa- torelektrode für einen Grabenkondensator eines Halbleiterspeichers, ausgebildet ist. Die Tiefe dieser Gräben minimiert nicht nur parasitäre Kapazitäten von Halbleiterbauelement zu Halbleiterbauelement, sondern reduziert auch substratbedingte Interferenzen. Bei heutigen Deep-Trench-Strukturen wer- den Aspektverhältnisse von 40 und mehr realisiert, wobei das Aspektverhältnis das Verhältnis von Grabentiefe zu Grabenbreite eines Grabens bezeichnet.
Neben diesen Deep-Trench-Strukturen weisen moderne Halbleiterbauele- mente zusätzlich oder alternativ auch so genannte Shallow-Trench-
Strukturen (STI) auf. STI-Strukturen werden beispielsweise verwendet, um bei hochkomplexen Halbleiterbauelementen vergrabene Leiterbahnen oder Teilstrukturen von Halbleiterbauelementen elektrisch voneinander zu trennen. Die Shallow-Trench-Isolation wird zusätzlich auch eingesetzt, um die Integrationsdichte (die so genannte Packaging-Dichte) zu erhöhen und spezifische Bausteinkapazitäten zu reduzieren.
Bei modernen Halbleiterbauelementen besteht der Bedarf, sowohl Logikbestandteile, die auf eine relativ niedrige Versorgungsspannung ausgelegt sind, zusammen mit Leistungshalbleiterbauelementen, die einer im Vergleich dazu sehr viel höheren Spannung ausgesetzt sind, gemeinsam auf einem Halbleiterchip zu integrieren. Für diese Implementierung ist es vorteilhaft, wenn die Deep-Trench-Technologie mit der Shallow-Trench- Technologie kombiniert wird. Bei diesen Anwendungen werden die Deep- Trench-Strukturen in die Flächen der Shallow-Trench-Strukturen integriert, so dass durch die beiden Technologien kein zusätzlicher Flächenaufwand resultiert.
Mit Bezug auf die Fig. 2A - Fig. 2E wird nachfolgend ein allgemein bekann- tes Verfahren zur Erzeugung von kombinierten STI-Strukturen und Deep- Trench-Strukturen beschrieben. Fig. 2A zeigt ein Halbleitersubstrat 1 , welches zwei STI-Gebiete 2a, 2b und ein dazwischen angeordnetes aktives Gebiet 3 enthält. Bei den STI- Gebieten 2a, 2b sind Bereiche aus der Oberfläche 4 des Halbleiterkörpers 1 herausgeätzt worden, welche für eine STI-Struktur vorgesehen sind. Das aktive Gebiet 3 weist zur Definition einer Hartmaske einen Schichtstapel 5 auf. Sowohl auf dem STI-Gebiet 2a, 2b wie auch auf dem aktiven Gebiet 3 wurde eine flächige Hartmaskenschicht 6 und darauf eine Lackmaskenschicht 7 aufgebracht (Fig. 2B). Anschließend wird die Lackmaske 7 im Bereich des STI-Gebietes 2b geeignet strukturiert und unter Verwendung der Lackmaske 7 wird dann die Hartmaske 6 strukturiert (Fig. 2B). Anschließend wird die Lackmaske 7 entfernt. Im Bereich des STI-Gebietes 2b wird unter Verwendung des Fensters 8a der Hartmaske 6 ein tiefer Graben 8 geätzt (Fig. 2C), der dann mit Oxid oder Polysilizium aufgefüllt wird. Dieses Füllmaterial 9, welches auch auf der Oberfläche der Hartmaske 6 abge- schieden wurde, wird nun zurückgeätzt. Anschließend erfolgt das Ablösen der Hartmaske 6 (Fig. 2D). Schließlich werden zur Bildung der jeweiligen STI-Strukturen im Bereich der STI-Gebiete 2a, 2b die dortigen Ausnehmungen mit einem STI-Füllmaterial 10, beispielsweise mit Siliziumdioxid, aufgefüllt (Fig. 2E). Beispielsweise mittels CMP-Prozesses erfolgt dann eine Ein- ebnung der Oberfläche der Halbleiterstruktur und dadurch zumindest teilweise ein Ablösen des Schichtstapels 5.
Anhand der Fig. 2A - Fig. 2E wurde ein ideales Verfahren zur Herstellung kombinierter STI- und Deep-Trench-Strukturen dargestellt. Allerdings erge- ben sich bei dem dort beschriebenen Verfahren mehrere Probleme, auf die nachfolgend kurz eingegangen werden sollen:
Beim Aufbringen des Schichtstapels 5 ergibt sich zwischen dem aktiven Gebiet 3 und den benachbarten STI-Gebieten 2a, 2b eine Stufe 11. Bei dem anschließenden Aufbringen der Hartmaske 6 und der Lackmaske 7 setzt sich diese Stufe 12 auch in der Topografie der Lackmaske 7 fort, was insgesamt dazu führt, dass die Oberfläche der Lackmaske 7 nicht mehr eben ist, sondern vielmehr wellenförmig ausgebildet ist. Man spricht hier von einer vertikalen, welligen Topografie der Lackmaske 7. Durch diese wellige Topo- grafie ergibt sich auch eine variierende Dicke D3 der Lackschicht 7, dass heißt D3 ≠ const. Die Lackmaske 7 dient in dem Halbleiterprozess der Strukturierung der Hartmaske 7, welche wiederum der Strukturierung der Deep-Trench-Strukturen 8 dient. Problematisch ist hier, dass eine vertikale Topografie der Lackmaske 7 bzw. der Hartmaske 6 eine exakte Strukturierung des Halbleiterbauelementes und damit eine exakte Strukturierung der zu erzeugenden Gräben 8 nicht mehr zulässt.
Das Problem besteht hier vor allem darin, alle Bereiche der Lackschicht 7 homogen, das heißt mit der gleichen Belichtungsdosis, zu belichten, um dadurch die entsprechenden Strukturen in der Lackschicht 7 gleichmäßig öffnen zu können. Eine unterschiedliche Lackschichtdicke D3 hat allerdings zur Folge, dass unterschiedliche Belichtungsdosen für die unterschiedlichen Lackschichtdicken D3 erforderlich sind. Da dies im Halbleiterprozess praktisch nicht realisierbar ist, werden typischerweise alle Bereiche der Lackschicht mit der maximalen Belichtungsdosis, die der maximalen Lackschichtdicke D3 entspricht, belichtet, was aber unmittelbar dazu führt, dass unterschiedlich weite Öffnungen in der Lackmaske 7 entstehen. Dadurch resultieren unterschiedliche CD-Maße (CD = Critical Dimension) der zu belichtenden Strukturen. Insgesamt bedeutet das, dass dadurch der Technolo- gieprozess zur Strukturierung der Lackmaske 7 und damit zur Erzeugung der Hartmaske 6 nicht exakt kontrollierbar ist, so dass unterschiedlich weite Gräben 8 erzeugt werden. Dies ist unerwünscht, insbesondere, wenn die zu erzeugenden Strukturen sehr kleine, CD-relevante Strukturbreiten aufweisen.
Aufgrund der vertikalen, welligen Topografie ergeben sich folglich auch un- terschiedliche Dicken D4 des aufgebrachten Füllmaterials 9 (z. B. Polysilizi- um), dass heißt es gilt: D4 ≠ const. Diese unterschiedliche Dicke D4 des Füllmaterials 9 setzt sich dann auch im Bereich der Gräben 8 fort. Beim Rückätzen des Füllmaterials 9 aus den Gräben 8 können so genannte Lunker oder Voids in den Gräben 8 gebildet werden. Lunker bzw. Voids sind typischerweise unerwünschte Hohlräume, die bei der Prozessierung beim Auffüllen der Gräben gebildet werden. Dies führt insgesamt zu einer inhomogenen Füllung der Gräben 8, so dass die Gräben 8 typischerweise nicht oder nur teilweise die ihnen zugeordneten Eigenschaften (z.B. Isolation) aufweisen. Eine inhomogene Füllung der Gräben 8 kann auch dazu führen, dass beim Rückätzen des Füllmaterials 9 aus den Gräben 8 eine unterschiedliche Auffüllhöhe des in den Gräben 8 zurückbleibenden Füllmaterials realisiert wird. Auch dies ist unerwünscht, da im weiteren Prozessverlauf dieser Inhomogenität der Füllung der Gräben 8 Rechnung getragen werden müsste, wodurch der gesamte Prozessfluss aufwändiger und/oder die dadurch erhaltenen grabenförmigen Strukturen qualitativ schlechter ausgebildet werden.
Ein weiteres Problem ergibt sich auch beim Rückätzen des Füllmaterials aus den Gräben 8. Bei diesem Rückätzen können sich Reste des Füllmaterials im Kantenbereich zwischen dem STI-Gebiet 2b und dem aktiven Gebiet 3 anlagern. Diese angelagerten Reste lassen sich in einem späteren Prozess- verlauf allerdings sehr schwer wieder entfernen. Beim Rückätzen können sich ferner so genannte Spacer bilden, die ebenfalls für den weiteren Prozessverlauf unerwünscht sind.
Vor diesem Hintergrund liegt der vorliegenden Erfindung die Aufgabe zu- gründe, ein Verfahren bereitzustellen, bei dem auf einfache Weise qualitativ bessere Deep-Trench-Strukturen erzeugt werden können.
Erfindungsgemäß wird diese Aufgabe durch zwei Verfahren mit den Merkmalen der Patentansprüche 1 und 2 gelöst. Demgemäß ist vorgesehen: Ein Verfahren zur Herstellung von Deep-Trench-Strukturen in einer STI- Struktur eines Halbleiterkörpers, mit den aufeinander folgenden Prozessschritten:
Nach einem flächigen Auffüllen von im Halbleiterkörper eingebrachten STI-Ausnehmungen mit einem ersten Füllmaterial wird zur Einebnung des aufgebrachten Füllmaterials und zur Erzeugung der STI-Struktur eine erste Oberfläche einer Halbleiterstruktur einem CMP-Prozess unterzogen;
Die so erzeugte, eingeebnete STI-Struktur wird strukturiert; - Unter Verwendung der strukturierten, eingeebneten STI-Struktur als
Hartmaske wird im Bereich dieser STI-Struktur zumindest ein tiefer Graben zur Erzeugung der Deep-Trench-Strukturen geätzt. (Patentanspruch
1 )
Ein Verfahren zur Herstellung von Deep-Trench-Strukturen in einer STI- Struktur eines Halbleiterkörpers, mit den aufeinander folgenden Prozessschritten:
(a) Ein Halbleiterkörper mit zumindest einer STI-Ausnehmung und mindestens einem aktiven Bereich für ein Halbleiterbauelement oder ein Teil davon wird bereitgestellt;
(b) Flächiges Aufbringen eines ersten Füllmaterials auf den Halbleiterkörper zumindest im Bereich der STI-Ausnehmung zur Bildung einer ersten Füllschicht;
(c) CMP-Polieren einer ersten Oberfläche einer Halbleiterstruktur zur Ein- ebnung der flächig aufgebrachten ersten Füllschicht;
(d) Strukturieren einer durch das CMP-Polieren erzeugten zweiten Oberfläche auf der ersten Füllschicht zur Bildung einer Hartmaske;
(e) Ätzen zumindest eines tiefen Grabens unter Verwendung der Deep- Trench-Technologie und der Hartmaske; (f) Flächiges Abscheiden einer zweiten Füllschicht zum Auffüllen der tiefen Gräben; (g) Rückätzen von überschüssigem Material der zweiten Füllschicht von einer dritten Oberfläche der Halbleiterstruktur und/oder den tiefen Gräben. (Patentanspruch 1 )
Die der vorliegenden Erfindung zugrunde liegende Erkenntnis besteht darin, dass zur kontrollierten Erzeugung von kombinierten STI-Strukturen und Deep-Trench-Strukturen die Verringerung der welligen, vertikalen Oberflä- chentopografie für die Strukturierung einer Maske für der Deep-Trench- Strukturen sehr wesentlich ist. Die Idee der vorliegenden Erfindung besteht nun darin, die Deep-Trench-Strukturierung und die Erzeugung der Deep- Trench-Strukturen am Ende des Halbleitertechnologieverfahrens vorzusehen. Die Erzeugung der Deep-Trench-Strukturen erfolgt also, nachdem die STI-Gebiete sowie das aktive Gebiet des Halbleiterkörpers fertig gestellt oder zumindest vorbereitet worden sind. Insbesondere werden vor der Er- zeugung der Deep-Trench-Strukturen bereits die STI-Strukturen durch Aufbringen einer STI-Füllung erzeugt oder zumindest vorbereitet. Im Anschluss daran wird ein CMP-Prozess durchgeführt.
Der besondere Vorteil dieses Verfahrens besteht nun darin, dass zur Erzeu- gung der Deep-Trench-Strukturen eine planare, sehr ebene Oberfläche vorliegt. Aufgrund dieser planaren, ebenen Oberfläche wird die Strukturierung einer Maske zur Erzeugung der Deep-Trench-Strukturen erleichtert, da nahezu keine Variation von Schichtdicken der für die Deep-Trench- Strukturierung erforderlichen Maske bzw. Hartmaske vorhanden ist. Mit an- deren Worten ist dadurch der Untergrund der für die Deep-Trench- Strukturierung erforderlichen Maske, anders als bei einer welligen Oberflä- chentopografie, sehr genau vorhersehbar.
In einer vorteilhaften Ausgestaltung wird die STI-Struktur selbst bzw. das Füllmaterial der STI-Struktur gleichermaßen als Hartmaske zur Strukturierung der Deep-Trench-Struktur verwendet. Da auf diese Weise die Anzahl der erforderlichen Prozessschritte reduziert werden kann, ist das erfin- dungsgemäße Halbleitertechnologieverfahren auch in Prozessökonomischer Hinsicht sehr vorteilhaft.
Die weiteren Vorteile der vorliegenden Erfindung liegen auf der Hand:
- Zum Einen ergeben sich geringere Anforderungen an die für die Erzeugung der Deep-Trench-Strukturen erforderlichen Lithografieprozesse.
- Durch die Einebnung der Oberflächentopografie durch den CMP-Prozess sind nach der Erzeugung der STI-Strukturen keinerlei Stufen im Bereich der Oberfläche vorhanden, die eine anschließende Deep-Trench- Strukturierung negativ beeinflussen könnten. Die Deep-Trench- Strukturierung bekommt dadurch ein deutlich größeres Prozessfenster, da der erlaubte Fokussierungsbereich bei der Belichtung und durch eine homogene Dicke der Lackmaske erweitert wird. Durch die weitestgehend ebene Oberflächentopografie ist die Schichtdicke des Füllmaterials für die Deep-Trench-Strukturen und damit auch die Rückätzung in allen Bereichen homogen. Darüber hinaus wird auf diese Weise eine unerwünschte Überätzung verringert.
- Es ergeben sich ferner auch keine unerwünschten, so genannten Spacer an den Kanten der STI-Strukturen durch Rückstände bei dem Rückätzen des in die Deep-Trench-Strukturen eingebrachten Füllmaterials. Insgesamt ergeben sich auch homogenere Rückätzbedingungen für die Deep- Trench-Füllung, wodurch eine bessere Prozesskontrolle für die Rückätzung des in die Deep-Trench-Strukturen eingebrachten Füllmaterials resultiert. Auf diese Weise kann die Bildung von unerwünschten Lunkern (Voids) in dem sich an das Rückätzen anschließenden Abdeckprozess, bei dem die Gräben und die gesamte Halbleiterstrukturen mit einer Deckschicht abgedeckt wird, verringert werden. Dadurch resultiert eine verbesserte Prozesskontrolle und damit eine homogenere Füllung der Deep Trench Strukturen und eine verringerte Gefahr von Lunkerbildung. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen sowie der Beschreibung unter Bezugnahme auf die Zeichnung entnehmbar.
Gemäß einer typischen Ausgestaltung der Erfindung wird nach dem Verfahrensschritt (g) flächig eine dritte Füllschicht auf die nicht gefüllten Bereiche der tiefen Gräben und auf die Halbleiterstruktur aufgebracht.
In einer bevorzugten Ausgestaltung der Erfindung wird vor dem flächigen Aufbringen des ersten Füllmaterials auf den Halbleiterkörper ein Schichtstapel zur Definition der aktiven Gebiete und/oder als weitere Hartmaske zum Ätzen zumindest einer STI-Ausnehmung auf eine Oberfläche des Halbleiterkörpers aufgebracht. Dieser Schichtstapel kann am Ende des Herstellungs- prozesses wieder abgelöst werden oder alternativ auch beispielsweise der Passivierung und/oder zum Schutz der aktiven Bereiche dienen.
Die erste Füllschicht weist im Bereich der STI-Ausnehmungen eine erste Schichtdicke auf. Vorzugsweise ist die erste Schichtdicke so bemessen bzw. wird so eingestellt, dass eine erste Oberfläche auf der ersten Füllschicht in der vertikalen Projektion zumindest auf der Höhe des Schichtstapels im Bereich des aktiven Gebietes liegt. Gemäß einer besonders bevorzugten und eleganten Ausgestaltung wird der CMP-Prozess, dass heißt das Ende dieses Polierprozessschrittes, über diese erste Schichtdicke der STI- Ausnehmungen kontrolliert.
Gemäß einer bevorzugten Weiterbildung der Erfindung ist im Bereich der STI-Struktur zwischen der ersten Füllschicht und dem Halbleiterkörper der Halbleiterstruktur eine zusätzliche dünne dielektrische Schicht angeordnet. Diese dielektrische Schicht kann beispielsweise als thermisches Oxid ausgebildet sein und zum Beispiel der besseren Haftung der darauf aufgebrachten ersten Füllschicht dienen. Gemäß einer bevorzugten Ausgestaltung wird zur Erzeugung der Hartmaske zunächst eine Lackschicht auf die zweite Oberfläche aufgebracht und strukturiert. Unter Verwendung der strukturierten Lackschicht wird anschlie- ßend die STΪ-Füllschicht im Bereich von Öffnungen der strukturierten Lackschicht zur Bildung von weiteren Gräben der Hartmaske vollständig durchgeätzt. Vorzugsweise, jedoch nicht notwendigerweise wird die Lackschicht anschließend wieder von der zweiten Oberfläche bzw. der erzeugten Hartmaske abgelöst.
Gemäß einer typischen Ausgestaltung wird zum Ätzen der tiefen Gräben und/oder zum Ätzen der STI-Ausnehmungen und/oder zur Erzeugung der Hartmaske ein anisotropes Ätzverfahren eingesetzt. Ebenfalls denkbar, wenngleich nicht so vorteilhaft, ist auch ein isotroper Ätzprozess.
In einer bevorzugten Ausgestaltung enthält zumindest eine Füllschicht und/oder der Schichtstapel ein dielektrisches Material. Als dielektrisches Material kommt bevorzugt Siliziumdioxid, TEOS-Oxid und/oder Siliziumnitrid in Frage, jedoch wäre hier auch Low-K, High-K, ein SOG-Material (SOG = Spin on Glas), ein SOD-Material (SOD = Spin on Diamond) oder dergleichen ebenfalls verwendbar.
In einer bevorzugten Ausgestaltung enthält zumindest eine Füllschicht und/oder der Schichtstapel ein elektrisch leitfähiges Material. Als elektrisch leitfähiges Material kommt aus prozesstechnischen Gründen und aufgrund seiner elektrischen und physikalischen Eigenschaften bevorzugt dotiertes Polysilizium in Frage, jedoch wäre hier auch ein Metall, ein metallisches Material oder dergleichen denkbar.
Die Erfindung wird nachfolgend anhand der in den schematischen Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigen dabei: Fig. 1A - 1 J mehrere schematische Teilschnitte zur Darstellung des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiterstruktur mit gemischten ST I -Strukturen und Deep-Trench- Strukturen;
Fig. 2A - 2E mehrere schematische Teilschnitte einer Halbleiterstruktur zur Erläuterung der Problematik der vorliegenden Erfindung.
In den Figuren der Zeichnung sind gleiche und funktionsgleiche Elemente und Merkmale - sofern nichts Anderes angegeben ist - mit denselben Bezugszeichen versehen worden.
Die Erfindung wird nachfolgend anhand der Teilschnitte in den Teilfiguren Fig. 1A - Fig. U beispielhaft erläutert, wobei die nachfolgenden Aufzählungszeichen (A) - (J) der Erläuterung der entsprechenden Teilfiguren Fig. 1A - Fig. U dienen sollen.
(A) Ein Halbleiterkörper 20 wird bereitgestellt. Der Halbleiterkörper 20 kann beispielsweise als Siliziumwafer oder als Bestandteil des Siliziumwafers ausgebildet sein und dotiertes oder undotiertes Siliziumsubstrat enthalten. Der Halbleiterkörper 20 weist eine erste Oberfläche 21 , beispielsweise die Scheibenvorderseite 21 , auf.
(B) In einem ersten Verfahrensschritt werden von der ersten Oberfläche 21 aus Ausnehmungen 22, beispielsweise durch nasschemisches Ätzen, erzeugt. Diese Ausnehmungen 22 sind im vorliegenden Ausführungsbeispiel als flache, nicht-gefüllte Wannen ausgebildet. Die Ausnehmungen 22 sind voneinander durch einen (in der Draufsicht) stegförmigen Siliziumstreifen 39 beabstandet. Die Bereiche der Ausnehmungen 22 definieren die später zu erzeugenden STI-Gebiete 23a, 23b, das dazwi- sehen angeordnete stegförmige Siliziumsubstrat definiert das aktive Gebiet 24.
An dieser Stelle sei anzumerken, dass die Erfindung nicht auf die kon- krete Ausgestaltung des aktiven Gebietes 24 und damit nicht auf die spezielle Realisierung eines konkreten Halbleiterbauelementes beschränkt ist. Vielmehr kann in dem aktiven Gebiet 24 ein beliebiges Halbleiterbauelement, ein Teil davon oder eine gesamte integrierte Schaltung angeordnet sein. Insbesondere kann beispielsweise in dem aktiven Gebiet 24 ein beliebiger Transistor, beispielsweise ein MOSFET, eine Leiterbahn, ein Halbleiterspeicher oder ein Teil davon angeordnet sein. In einem vorteilhaften Ausführungsbeispiel enthält das aktive Gebiet 24 einen Teil eines DMOS- Transistors mit Feldplatte, wobei die Feldplatte beispielsweise in den STI-Gebieten 23a, 23b angeordnet ist.
(C) Im Bereich des aktiven Gebietes 24 wird anschließend ein eine oder mehrere Schichten aufweisender Schichtstapel 25 aufgebracht. Der Schichtstapel 25 dient sowohl der Definition der aktiven Gebiete 24. Ferner fungiert der Schichtstapel 25 als Hartmaske zum Ätzen der Ausnehmungen 22 und damit zur Definition der STI-Gebiete 23a, 23b. Im vorliegenden Ausführungsbeispiel sei angenommen, dass der Schichtstapel 25 insgesamt drei Schichten 25a - 25c aufweist, ein unteres dünnes Oxid 25a, eine darauf aufgebrachte Siliziumnitridschicht 25b und ein darüber angeordnetes TEOS-Oxid 25c (TEOS = Tetraethylorthosilikat).
Bei diesem TEOS-Oxid 25c handelt es sich um eine Oxidabscheidung aus der flüssigen Phase.
Der Schichtstapel 25 und der Halbleiterkörper 20 bilden eine nachfol- gend mit Bezugszeichen 40 bezeichnete Halbleiterstruktur 40, die im
Folgenden auch noch weiter prozessiert wird. (D) Im Anschluss daran werden die STI-Gebiete 23a, 23b mit einem STI- Füllmaterial 26a, 26b, zum Beispiel einem TEOS-Oxid 26a, 26b, aufgefüllt. Dieses STI-Füllmaterial 26a, 26b soll später die STI-Füllung 26a, 26b der Ausnehmungen 22 bilden. Dazu wird auf sämtliche freiliegenden Oberflächen der Halbleiterstruktur 40, d.h. sowohl auf der Oberflächen
21 des Halbleitersubstrats 20 im Bereich der STI-Gebiete 23a, 23b, wie auch auf der Oberfläche des Schichtstapels 25 im Bereich des aktiven Gebietes 24, das TEOS-Oxid 26a - 26c abgeschieden. Die abgeschiedene TEOS-Schicht 26a - 26c weist im Bereich der STI-Gebiete 23a, 23b eine Schichtdicke D1 auf, die so zu dimensionieren ist, dass sie in vertikaler Richtung zumindest so groß ist, dass die Oberfläche 27 der Schichten 26a, 26b im Bereich der STI-Gebiete 23a, 23b zumindest auf der Höhe des Schichtstapels 25 im Bereich des aktiven Gebietes 24 liegt. Vorzugsweise liegt diese Oberfläche 27 auf der Höhe der TEOS- Oxid 25c des Schichtstapels 25.
Aufgrund der Ausnehmungen 22 im Bereich der STI-Gebiete 23a, 23b und/oder durch den sich von der Oberfläche 21 des Halbleiterkörpers 20 abhebenden Schichtstapel 25 ergibt sich beim flächigen Abscheiden des TEOS-Oxids 26a - 26c zur Bildung der STI-Füllschichten 26a, 26b eine nicht ebene, wellige Gesamtoberfläche (Topografie), die sich durch eine Stufe 28 bzw. eine stufenähnliche Struktur 28 zwischen benachbarten STI-Gebieten 23a, 23b und aktiven Gebieten 24 äußert.
In der Fig. 1 D ist unterhalb den Schichten 26a - 26c zusätzlich ein dünnes Oxid 38, das so genannte Lineroxid, vorgesehen. Dieses Oxid 38 ist beispielsweise durch thermische Oxidation auf die entsprechenden Oberflächen des Halbleitersubstrats 20 aufgewachsen worden und dient dem besseren Halt des anschließend aufgeschleuderten, abgeschiede- nen oder auf sonstige Weise aufgebrachten TEOS-Oxids 26a - 26c. (E) Im Anschluss daran wird die gesamte Halbleiterstruktur 40 einem CMP- Prozessschritt (CMP = Chemical Mechanical Polisher) unterzogen. Bei diesem CMP-Prozessschritt wird die freiliegende Oberfläche der Halbleiterstruktur 40 einem Polierprozess unterzogen, an dessen Ende die wellige Oberflächentopografie aus der Fig.1 (d) in eine planare, weitest- gehend ebene Oberfläche umgewandelt wird. Bei diesem CMP-Prozess werden also die Schichten im Bereich des aktiven Gebietes 24 solange abgetragen, bis zwischen STI-Gebieten 23a, 23b und aktiven Gebieten 24 eine weitestgehend ebene, planare Oberfläche 29 entsteht, dass heißt die STI-Gebiete 23a, 23b sind nun auf derselben Höhe des
Schichtstapels 25 im aktive Gebieten 24. Das Ende dieses CMP- Prozesses wird zum Beispiel über die Schichtdicke D1 (siehe Fig. 1 D) und damit über die Oberfläche 27 der Schichten 26a, 26b kontrolliert. In diesem Fall gilt für die Schichtdicke D2 im Bereich der STI-Gebiete 23a, 23b nach dem CMP-Prozess: D2 « D1.
Alternativ kann auch vorgesehen sein, dass durch den CMP-Prozess die Schichten 26a, 26b geringfügig abgetragen werden. In diesem Fall gilt für die Schichtdicke D2 im Bereich der STI-Gebiete 23a, 23b nach dem CMP-Prozess: D2 < D1. Wesentlich ist in diesem Fall, dass am Ende des CMP-Prozesses zwischen STI-Gebieten 23a, 23b und aktivem Gebiet 24 eine ebene Oberfläche 29 entstanden ist, wobei hier zumindest ein Teil des Schichtstapels 25, zum Beispiel die obere TEOS-Schicht 25c, abgetragen wird und zumindest ein Teil des Schichtstapels 25, zum Beispiel die Oxid-Schicht 25a und die Nitrid-Schicht 25b, quasi als
Schutzschicht auf der entsprechenden Oberfläche 21 des Halbleitersubstrats 20 im Bereich des aktiven Gebietes 24 stehen bleibt.
(F) Im Anschluss an den CMP-Prozess wird auf die durch den CMP- Prozess erzeugte ebene Oberfläche 29 eine Lackschicht 30 aufgebracht: Die Lackschicht 30 wird nun derart strukturiert, dass nach dem Belichten und Entwickeln der Lackschicht 30 eine Ausnehmung 30a in der Lackschicht 30 im Bereich des STI-Gebietes 23b entsteht. Die Lackschicht 30 mit der Ausnehmung 30a fungiert nun als Maske zur isotropen oder anisotropen Ätzung der STI-Füllschicht 26b sowie des darunter angeordneten thermischen Oxids 38. Nach dem nächsten Ätzprozess weist die Füllschicht 26b einen durch die gesamte Schicht 26b und das
Oxid 38 durchgehenden, bis zur Oberfläche 21 des Siliziumsubstrats 20 reichenden Graben 31 auf.
(G) Anschließend wird die Lackmaske 30 entfernt und es werden tiefe Grä- ben 32 (Deep Trenches) geätzt. Dabei fungieren die STI-Füllschichten
26a, 26b und insbesondere der in der STI-Schicht 26b eingebrachte Graben 31 als Hartmaske zum Ätzen der Deep-Trenches 32. Am Ende dieses Ätzprozesses sind in Fortsetzung der Gräben 31 (der Hartmaske) tiefe, in das Halbleitersubstrat 20 reichende Gräben 32 erzeugt worden, wobei die Form dieser Gräben 32 im Wesentlichen von der Art und Weise des Ätzprozesses abhängt.
Insbesondere können hier anisotrope, d.h. mit weitgehend senkrechten Grabenwänden ausgebildete Gräben 32 erzeugt werden. Denkbar wäre selbstverständlich auch eine isotrope Ätzung, bei der die Grabenwände nicht oder zumindest nicht vollständig senkrecht ausgebildet sind. Denkbar wären auch bauchige oder flaschenförmige Gräben 32.
Die Gräben 32 selbst können (in der Draufsicht) rund, oval, dreieckig, quadratisch, rechteckig, sechseckig, mehreckig, streifenförmig, mäan- derförmig oder dergleichen ausgebildet sein. Denkbar wäre selbstverständlich auch, dass sich die Gräben 32 in Richtung des Grabenbodens 33 hin verjüngen. Denkbar wäre selbstverständlich auch eine beliebig andere Form der im Halbleitersubstrat 20 angeordneten Gräben 32.
(H) Im nachfolgenden Prozessschritt werden die Gräben 31 , 32 aufgefüllt. Dazu wird zunächst in an sich bekannter Weise ein dünnes, thermisches Lineroxid 35 auf die freiliegenden Oberflächen der Gräben 31 aufgewachsen. Das Lineroxid 35 kann bei dem fertiggestellten Halbleiterbauelement dann zum Beispiel das Gate-Oxid oder Gate-Dielektrikum bilden. Anschließend wird auf sämtliche frei liegenden Oberflächen 34 des Halbleiterkörpers 20, d.h. auf die Wände und den Boden 33 der Gräben
32, wie auch auf die Oberfläche 34 der Halbleiterstruktur 40, eine dünne dielektrische Schicht 41 aufgebracht. Diese dielektrische Schicht 41 kann beispielsweise als TEOS-Schicht 41 ausgebildet sein.
Im Anschluss daran werden die Gräben 31 , 32 mit einem Füllmaterial
36, 36a, beispielsweise mit dotiertem Polysilizium 36, 36a, aufgefüllt. Um eine definierte Auffüllung der Gräben 31 , 32 sicherzustellen, wird hier eine flächige Abscheidung von Polysilizium 36, 36a auf die Halbleiterstruktur 40 vorgenommen, bei der das Polysilizium sowohl in die Gräben 32, 31 eingebracht wird, wie auch auf die Oberfläche 34 abgeschieden wird.
Das Polysilizium 36a in den Gräben 32 kann bei dem fertiggestellten Halbleiterbauelement zum Beispiel als Gate-Elektrode fungieren. Statt der Verwendung von Polysilizium kann hier selbstverständlich auch ein anderes leitfähiges Material, wie zum Beispiel ein Metall oder ein metallisches Material, verwendet werden. Denkbar wäre auch das Auffüllen mit einem Dielektrikum, zum Beispiel TEOS, Low-K, High-K, Siliziumdioxid, Siliziumnitrid, etc., sofern der Graben 32 der Isolation benachbarter Zellen dienen soll.
(J) Im Anschluss daran wird überschüssiges Polysilizium 36 wieder abgeätzt. Zu diesem Zwecke wird das Polysilizium 36 sowohl von dem dünnen Oxid 41 auf der Oberfläche 34 abgelöst. Darüber hinaus wird das Polysilizium auch im Bereich der Gräben 31 im Bereich der STI-
Füllschicht 26b zurückgeätzt. Am Ende dieses Ätzprozesses befindet sich die Polysiliziumfüllschicht 36a lediglich im Bereich der Gräben 32, d.h. das übrige Polysilizium wurde vollständig aus den Gräben 31 in der STI-Füllschicht 26b weggeätzt.
Im Anschluss an diesen Ätzprozess wird flächig eine TEOS-Schicht 37, 37a auf die frei liegenden Oberflächen 42 der Halbleiterstruktur 40, dass heißt sowohl in den Gräben 31 im Bereich der STI-Füllschicht 26b, wie auch auf die freie Oberfläche 42 aufgebracht.
Im Anschluss an diese Prozessschritte (A) - (J) können übliche Prozess- schritte, beispielsweise das Rückätzen der STI-Füllung, ein weiterer CMP- Prozess, beispielsweise zur Reduzierung von Dishing-Effekten, und dergleichen vorgenommen werden. Insbesondere können dann auch weitere Prozessschritte zur Herstellung oder Weiterbildung entsprechender Halbleiterbauelemente im Bereiche des aktiven Gebietes 24 vorgenommen werden. Diese sind je nachdem, welche Halbleiterbauelemente oder integrierte
Schaltungen erzeugt werden sollen, eben auf diese Bauelemente und integrierte Schaltungen abzustimmen und sollen daher hier nicht weiter ausgeführt werden.
Bei einem gegenüber dem Ausführungsbeispiel in den Fig. 1A - Fig. U alternativen Prozessfluss wird vor der Deep-Trench-Ätzung (siehe Fig. 1G) keine STI-Füllung aufgebracht. Vielmehr wird hier zunächst eine zusätzliche Schicht (z.B. TEOS-Schicht) aufgebracht, die gesondert als Hartmaske für die Deep-Trench-Ätzung fungiert. Im Anschluss an die Deep-Trench-Ätzung und dem Auffüllen der geätzten tiefen Gräben kann dann - wie vorstehend beschrieben - die STI-Füllung für die STI-Ausnehmungen erzeugt werden. Diese Ausgestaltung erfordert zwar einen zusätzlichen Prozess zur Herstellung einer eigenen Hartmaske. Dies kann mitunter aber im weiteren Prozess von Vorteil sein oder auch erforderlich werden.
In einer weiteren Alternative wird zusätzlich zu der aufgebrachten STI- Füllung für die STI-Ausnehmungen eine zusätzliche Hartmaskenschicht (z.B. TEOS-Schicht) aufgebracht. Dadurch braucht die Deep-Trench-Ätzung nicht selektiv zu den nach dem CMP-Prozess offenen Oberflächen sein. Nach der Strukturierung zur Definition der Deep-Trench-Gebiete wird zur Erzeugung der Hartmaske die zusätzlich aufgebrachte Hartmaskenschicht geätzt. An- schließend wird dann in bekannter Weise die Deep-Trench-Ätzung vorgenommen. Falls notwendig kann vor oder nach der Erzeugung der Deep- Trench-Gräben zusätzlich auch ein separates Ätzen der STI-Füllschicht vorgenommen werden.
Anwendungen für die beiden vorstehend genannten Isolationstechniken (STI-Technologie und Deep-Trench-Technologie) sind zum Beispiel intelligente Automobilanwendungen, bei denen so genannte Smart-ICs zum Einsatz kommen, also intelligente, durch Logikschaltungen angesteuerte Leistungshalbleiterbauelemente. Eine weitere Anwendung stellen RF- Transceiverschaltungen dar, bei denen ein Empfänger und ein Sender auf demselben Halbleiterchip untergebracht ist und die vorzugsweise einen Vollduplexbetrieb, also das gleichzeitige Senden und Empfangen von Signalen, unterstützen sollen. STI-Technologie und Deep-Trench-Technologie wurden hier vornehmlich dazu entwickelt, um parasitäre Kapazitäten in so genannten Cross Talks soweit zu reduzieren, dass ein Vollduplexbetrieb, also das gleichzeitige Senden und Empfangen von Signalen über denselben Halbleitechip, ermöglicht wird.
Obgleich die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie nicht darauf beschränkt, sondern lässt sich auf mannigfaltige Art und Weise modifizieren.
So sei die vorliegende Erfindung nicht auf die vorstehenden Materialien für die abgeschiedenen Schichten, Füllschichten und Schichtfolgen beschränkt, die lediglich der besseren Anschaulichkeit halber angegeben wurden. Vielmehr können hier auch weitere, zusätzliche Schichten verwendet werden bzw. es kann, sofern dies sinnvoll ist, gegebenenfalls auch auf Zwischenschichten verzichtet werden.
Auch ist das erfindungsgemäße Verfahren nicht notwendigerweise auf das vorstehend beschriebene, sehr detaillierte Verfahren beschränkt. Vielmehr stellt dies ein bevorzugtes, jedoch nicht ausschließlich anzuwendendes Verfahren dar, welches selbstverständlich im Rahmen der Erfindung und des fachmännischen Wissens geeignet abgewandelt werden kann, ohne vom erfindungsgemäßen Gedanken der vorliegenden Erfindung abzuwei- chen.
In dem beschriebenen erfindungsgemäßen Verfahren kann ein thermischer Prozessierungsschritt jeweils nach dem Auffüllen der Gräben, nach dem Aufbringen der TEOS-Schicht, nach dem Aufbringen des Schichtstapels, etc. durchgeführt werden, um die Zahl von Strukturdefekten des Dielektrikums innerhalb der durch die Deep-Trench-Struktur erzeugten Gräben zu verringern. Hierbei ist insbesondere an die Vermeidung von Hohleinschlüssen gedacht. Zudem ergibt sich durch den thermischen Prozess, sofern es erwünscht ist und die Temperatur geeignet eingestellt wird, ein nachträgli- ches Verfließen des Dielektrikums, was insgesamt zu einer planareren Oberfläche führt.
Bezuqszeichenliste
1 Halbleitersubstrat
2a STI-Gebiet 2b STI-Gebiet
3 aktives Gebiet
4 Oberfläche des Halbleitersubstrats
5 Schichtstapel
6 Hartmaske 7 Lackmaske
8 Graben, Deep Trench 8a Fenster der Hartmaske
9 Füllmaterial (im Graben)
10 Füllmaterial (im STI-Gebiet) 11 Stufe (zwischen aktivem Gebiet und STI-Gebiet)
12 Stufe der Lackmaske
20 Halbleiterkörper, Halbleitersubstrat
21 erste Oberfläche, Scheibenvorderseite
22 Ausnehmungen (für die STI-Gebiete) 23a STI-Gebiet
23b STI-Gebiet
24 aktives Gebiet
25 Schichtstapel
25a unterste Oxidschicht des Schichtstapels 25b mittlere Siliziumnitridschicht des Schichtstapels
25c obere TEOS-Schicht des Schichtstapels
26a STI-Füllschicht
26b STI-Füllschicht
26c Schicht im Bereich des aktiven Gebietes 27 Oberfläche
28 Stufe
29 Oberfläche 30 Lackmaske
30a Ausnehmung in der Lackmaske
31 Ausnehmung in der STI-Füllschicht
32 Graben, Deep Trench
33 Grabenboden
34 Oberfläche
35 Lineroxid, dünnes thermisches Oxid
36 Polysiliziumsschicht
36a Polysiliziumfüllung im Bereich des Grabens
37 TEOS-Schicht
37a TEOS-Füllung im Bereich des STI-Grabens
38 dünnes thermisches Oxid, Lineroxid
39 stegförmiger Siliziumstreifen (im aktiven Gebiet)
40 Halbleiterstruktur
41 dielektrische Schicht, TEOS-Schicht
42 Oberfläche
D1 Schichtdicke
D2 Schichtdicke
D3 Schichtdicke
D4 Schichtdicke

Claims

Patentansprüche
1. Verfahren zur Herstellung von Deep-Trench-Strukturen in einer STI- Struktur (26a, 26b) eines Halbleiterkörpers (20), mit den aufeinander folgenden Prozessschritten:
- Nach einem flächigen Auffüllen von im Halbleiterkörper (20) eingebrachten STI-Ausnehmungen (22) mit einem ersten Füllmaterial wird zur Einebnung des aufgebrachten Füllmaterials und zur Erzeugung der STI- Struktur (26a, 26b) eine erste Oberfläche (27) einer Halbleiterstruktur (40) einem CMP-Prozess unterzogen;
- Die so erzeugte, eingeebnete STI-Struktur (26b) wird strukturiert; Unter Verwendung der strukturierten, eingeebneten STI-Struktur (26b) als Hartmaske wird im Bereich dieser STI-Struktur (26b) zumindest ein tiefer Graben (32) zur Erzeugung der Deep-Trench-Strukturen geätzt.
2. Verfahren zur Herstellung von Deep-Trench-Strukturen in einer STI- Struktur (26a, 26b) eines Halbleiterkörpers (20), mit den aufeinander folgenden Prozessschritten:
(a) Ein Halbleiterkörper (20) mit zumindest einer STI-Ausnehmung (22) und mindestens einem aktiven Bereich (24) für ein Halbleiterbauelement oder ein Teil davon wird bereitgestellt;
(b) Flächiges Aufbringen eines ersten Füllmaterials auf den Halbleiterkörper (20) zumindest im Bereich der STI-Ausnehmung (22) zur Bildung einer ersten Füllschicht (26a, 26b); (c) CMP-Polieren einer ersten Oberfläche (27) einer Halbleiterstruktur (40) zur Einebnung der flächig aufgebrachten ersten Füllschicht (26a, 26b); (d) Strukturieren einer durch das CMP-Polieren erzeugten zweiten Oberfläche (29) auf der ersten Füllschicht (26a, 26b) zur Bildung einer Hartmaske (26b); (e) Ätzen zumindest eines tiefen Grabens (32) unter Verwendung der Deep-Trench-Technologie und der Hartmaske (26b); (f) Flächiges Abscheiden einer zweiten Füllschicht (36, 36a, 41 ) zum Auffüllen der tiefen Gräben (32);
(g) Rückätzen von überschüssigem Material der zweiten Füllschicht (36, 36a, 41) von einer dritten Oberfläche (34) der Halbleiterstruktur (40) und/oder den tiefen Gräben (32).
3. Verfahren nach Anspruch 2 dad u rch geken nzeich net, dass nach dem Verfahrensschritt (g) flächig eine dritte Füllschicht (37, 37a) auf die nicht gefüllten Bereiche der tiefen Gräben (32) und auf die Halbleiterstruktur (40) aufgebracht wird.
4. Verfahren nach wenigstens einem der vorstehenden Ansprüche, dadu rch gekennzeich net, dass vor dem flächigen Aufbringen des ersten Füllmaterials auf den Halbleiterkörper (20) ein Schichtstapel (25) zur Definition der aktiven Gebiete
(24) und/oder als weitere Hartmaske (25) zum Ätzen zumindest einer STI- Ausnehmung (22) auf eine Oberfläche (21) des Halbleiterkörpers (20) aufgebracht wird.
5. Verfahren nach wenigstens einem der vorstehenden Ansprüche, dadu rch gekennzeichnet, dass die abgeschiedene erste Füllschicht (26a, 26b) im Bereich der STI- Ausnehmungen (22) eine erste Schichtdicke (D1) aufweist, die zumindest so groß ist, dass eine erste Oberfläche (27) auf der ersten Füllschicht (26a, 26b) in der vertikalen Projektion zumindest auf der Höhe des Schichtstapels
(25) im Bereich des aktiven Gebietes (24) liegt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der CMP-Prozess über die erste Schichtdicke (D1) kontrolliert wird.
7. Verfahren nach wenigstens einem der vorstehenden Ansprüche, dad urch geken nzeich net, dass im Bereich der STI-Struktur (26a, 26b) zwischen der ersten Füllschicht (26a, 26b) und dem Halbleiterkörper (20) der Halbleiterstruktur (40) eine zu- sätzliche dünne dielektrische Schicht (38) angeordnet ist.
8. Verfahren nach wenigstens einem der vorstehenden Ansprüche, dad u rch geken nzeich net, dass zur Erzeugung der Hartmaske (26b) zunächst eine Lackschicht (30) auf die zweite Oberfläche (29) aufgebracht und strukturiert wird, dass unter Verwendung der strukturierten Lackschicht (30) anschließend die STI- Füllschicht (26b) im Bereich von Öffnungen (30a) der strukturierten Lackschicht (30) zur Bildung von weiteren Gräben (31) der Hartmaske (29) vollständig durchgeätzt wird.
9. Verfahren nach wenigstens einem der vorstehenden Ansprüche, dad urch geken nzeich net, dass zum Ätzen der tiefen Gräben (32) und/oder zur Erzeugung der Hartmaske (26b) und/oder zum Ätzen der STI-Ausnehmungen (22) ein anisotro- pes Ätzverfahren eingesetzt wird.
10. Verfahren nach wenigstens einem der vorstehenden Ansprüche, dad urch geken nzeich net, dass die erste Füllschicht (26a, 26b) und/oder die zweite Füllschicht (36, 36a, 41 ) und/oder die dritte Füllschicht (37, 37a) und/oder der Schichtstapel (25) ein dielektrisches Material enthält.
11. Verfahren nach Anspruch 10, dad u rch gekennzeichnet, dass als dielektrisches Material Siliziumdioxid und/oder TEOS-Oxid und/oder Siliziumnitrid vorgesehen ist.
12. Verfahren nach wenigstens einem der vorstehenden Ansprüche, dad u rch geken nzeich net, dass die erste Füllschicht (26a, 26b) und/oder die zweite Füllschicht (36,
36a, 41 ) und/oder die dritte Füllschicht (37, 37a) und/oder der Schichtstapel
(25) ein elektrisch leitfähiges Material, insbesondere dotiertes Polysilizium, enthält.
EP05819407A 2004-12-17 2005-12-13 Verfahren zur herstellung von deep-trench-strukturen Withdrawn EP1825506A1 (de)

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