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Die
Erfindung betrifft einen integrierten Halbleiterspeicher mit einer
Testschaltung zum Testen des integrierten Halbleiterspeichers.
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1 zeigt einen integrierten
Halbleiterspeicher 100, beispielsweise einem DRAM (dynamic
random access memory)-Halbleiterspeicher,
der ein Speicherzellenfeld 10, eine Steuerschaltung 20 mit einem
Steueranschluss S20 und ein Adressregister 30 mit einem
Adressanschluss A30 umfasst. Das Speicherzellenfeld 10 ist
in verschiedene Speicherbänke 10a, 10b, 10c und 10d unterteilt.
Jede Speicherbank enthält
wiederum mehrere Speicherblöcke
SB. Innerhalb der Speicherblöcke
sind Speicherzellen entlang von Wort- und Bitleitungen angeordnet.
Ein Datenanschluss DQ dient zum Ein- und Auslesen von Daten in die
Speicherzellen.
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Zur
Steuerung der Betriebsweise des integrierten Halbleiterspeichers
umfasst dieser eine Steuerschaltung 20 mit einem Steueranschluss
S20. Je nach Steuersignal, das an den Steueranschluss S20 extern
angelegt wird, werden von der Steuerschaltung 20 Schreib-
und Leseoperationen überwacht
und gesteuert. Die Steuerschaltung 20 erzeugt dazu interne
Steuersignale S1, S2 und S3, mit denen sie weitere Komponenten des
integrierten Halbleiterspeichers, beispielsweise das Speicherzellenfeld oder
Spannungsgeneratoren, ansteuert.
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2 zeigt vergrößert den
in 1 dargestellten Speicherblock
SB innerhalb der Speicherbank 10d. Der Speicherblock SB
umfasst mehrere segmentierte Wortleitungstreiber die innerhalb des Speicherblocks
SB in Streifen SW angeordnet sind. Zu beiden Seiten jedes segmentierten
Wortleitungstreiberstreifens SW sind die Speicherzellen SZ auf Kreuzungspunkten
von Wortleitungen WL und Bitleitungen BL angeordnet. Zum Zugriff
auf eine der Speicherzellen SZ, die entlang der Wortleitung mit
der Wortleitungsadresse X = 0 angeordnet ist, wird die Wortleitung
WL von dem zugehörigen
segmentierten Wortleitungstreiber aktiviert.
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Neuere
Speichergenerationen besitzen zur schnelleren Aktivierung einer
Wortleitung keinen zentralen Wortleitungstreiber sondern zusätzliche
Zwischenverstärker,
welche eine große
Wortleitungskapazität
der an sie angeschlossenen Wortleitung treiben. Durch den Einsatz
der Zwischenverstärker
innerhalb des segmentierten Wortleitungstreiberstreifens SW wird
eine schnellere Laufzeit für
ein Wortleitungssignal und damit insgesamt eine schnellere Zugriffszeit
erreicht.
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3 zeigt in vergrößerter Darstellung
den segmentierten Wortleitungstreiberstreifen SW der 2 mit einem ersten Zwischenverstärker, der
die Schalttransistoren 11, 12 und 13 umfasst,
und einen zweiten Zwischenverstärker,
der die Schalttransistoren 11', 12' und 13' umfasst. Der erste Zwischenverstärker dient
zur Aktivierung der Wortleitung WL, wohingegen der zweite Zwischenverstärker zur
Aktivierung der Wortleitung WL' verwendet
wird. An die Wortleitungen WL und WL' sind Speicherzellen SZ1 und SZ2 angeschlossen.
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Im
Falle eines DRAM-Halbleiterspeichers umfasst eine Speicherzelle
SZ, wie exemplarisch für die
Speicherzelle SZ1 dargestellt, einen Auswahltransistor AT und einen
Speicherkondensator SC. Der Auswahltransistor AT ist durch ein Steuersignal auf
der Wortleitung WL leitend steuerbar und verbindet in diesem Zustand
den Speicherkondensator zum Ein- und Auslesen einer Information
in die Speicherzelle mit der angeschlossenen Bitleitung. Über ein
entsprechendes Wortleitungssignal auf den Wortleitungen WL und WL' lässt sich
die Speicherzelle SZ1 sowie die Speicherzelle SZ2 mit der Bitleitung BL1
beziehungsweise der Bitleitung BL2 leitend verbinden.
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Die
beiden Zwischenverstärker
der 3 sind von ihrem
Aufbau her identisch, weshalb der Aufbau hier nur am ersten Zwischenverstärker beschrieben
wird. Über
den n-Kanal Transistor 11 ist die Wortleitung WL mit einem
Anschluss D1 zum Anlegen eines Spannungspotenzials VWL verbindbar
ist. Über
den p-Kanal Transistor 12 ist
sie mit einem Anschluss D2 zum Anlegen eines Spannungspotenzials VPP
und zum Anlegen eines Massepotenzials GND verbindbar ist. Über den
n-Kanal Transistor 13, der von Steuerspannungspotenzialen
VWL und Vint an seinem Steueranschluss S13 steuerbar ist, ist die Wortleitung
WL mit dem Anschluss D1 zum Anlegen des Spannungspotenzials VWL
verbindbar. Die Schalttransistoren 11 und 12 lassen
sich durch ein Steuersignal auf einer Masterwortleitung MWL leitend
oder sperrend steuern. Zur Aktivierung der Wortleitung WL erzeugt
die Steuerschaltung 20 auf der Masterwortleitung MWL das
niedrige Spannungspotenzial VWL. Dadurch wird der p-Kanal Transistor 12 in
den leitenden Zustand geschaltet und der n-Kanal Transistor 11 gesperrt.
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Wenn
ein Spannungsgenerator 40 von einem Zustand des Steuersignals
S1 in der Weise angesteuert wird, so dass er ausgangsseitig ein
hohes Spannungspotenzial VPP erzeugt und auf die Treiberleitung
WD einspeist, so wird die Wortleitung WL durch den leitend gesteuerten
Transistor 12 mit dem hohen Spannungspotenzial VPP verbunden.
Dadurch wird der Auswahltransistor AT der Speicherzelle SZ1 leitend
gesteuert, so dass der Speicherkondensator SC mit der Bitleitung
BL1 verbunden ist. Je nach Ladezustand des Speicherkondensators
SC kommt es dadurch zu einer Potenzialanhebung beziehungsweise zu
einer Potenzialabsenkung auf der Bitleitung BL1 die von einem in 2 dargestellten Leseverstärker LV,
der an die Bitleitung angeschlossen ist, verstärkt wird.
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Die
Einspeisung des Spannungspotenzials VWL auf der Masterwortleitung
MWL bewirkt jedoch gleichzeitig ein leitend Steuern des p-Kanal
Transistors 12' des
zweiten Zwischenverstärkers.
Damit nur auf die Speicherzelle SZ1 zugegriffen wird, wird ein an
die Treiberleitung WD' angeschlossener
Spannungsgenerator 40' von
der Steuerschaltung derart angesteuert, so dass dieser auf die Treiberleitung
ein Massepotenzial GND einspeist. Um sicher zu stellen, dass der
zu der Speicherzelle SZ2 zugehörige
Auswahltransistor tatsächlich
gesperrt wird, ist parallel zu dem n-Kanaltransistor 11' ein weiterer
n-Kanaltransistor 13' geschaltet.
Dieser wird durch Ansteuerung seines Steueranschlusses S13' von der Steuerschaltung 20 mit
einem hohen Steuerspannungspotenzial Vint zusätzlich leitend gesteuert. Ein
Anschluss D1 zum Anlegen des niedrigen Spannungspotenzials VWL ist
dadurch leitend mit der Wortleitung WL' verbunden. Die Wortleitung WL' wird somit auf das
niedrige Spannungspotenzial VWL aufgeladen, das den Auswahltransistor
der Speicherzelle SZ2 sicher sperrt.
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Wenn
auf keine der beiden Speicherzellen SZ1 und SZ2 zugegriffen wird,
so wird die Masterwortleitung MWL von dem hohen Spannungspotenzial
VPP angesteuert. Dadurch werden die Transistoren 11 des
ersten Zwischenverstärkers
und 11' des zweiten
Zwischenverstärkers
leitend gesteuert, so dass die Wortleitung WL und die Wortleitung
WL' mit dem niedrigen
Span nungspotenzials VWL verbunden sind. Somit werden die Auswahltransistoren
der Speicherzellen SZ1 und SZ2 gesperrt.
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In
einem flächenoptimierten
Layout besteht ein Risiko, dass sich beide n-Kanal Transistoren 11 und 13 nach
dem Fertigungsprozess nicht in Verbindung mit der Wortleitung WL
befinden. Eine Wortleitung, die einen solchen Fehler aufweist, kann
nicht kontrolliert die durch sie gesteuerten Auswahltransistor sperren,
da ein kontrolliertes Anlegen des Spannungspotenzials VWL auf die
Wortleitung nicht möglich
ist. Obwohl solche Wortleitungen als fehlerhaft erkannt und repariert
werden, befinden sie sich physikalisch weiterhin im Zellenfeld.
Das Wortleitungssignal einer reparierten Wortleitung, bei der die
n-Kanal Transistoren ihres angeschlossenen Zwischenverstärkers fehlen,
kann sich beispielsweise über den
p-Kanal Transistor auf ein hohes Spannungspotenzial aufladen und
so die mit der fehlerhaften Wortleitung verbundenen Auswahltransistoren
teilweise auf steuern.
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4 zeigt dazu beispielhaft
eine fehlerhafte Wortleitung FWL mit ihrem angeschlossenen Zwischenverstärker, bei
dem die beiden n-Kanal Transistoren 11 und 13 nicht
mit der Wortleitung FWL verbunden sind. Die fehlerhafte Wortleitung
FWL wird in diesem Fall durch eine redundante Wortleitung ersetzt.
Damit die Auswahltransistoren, die an die fehlerhafte Wortleitung
FWL angeschlossen sind, dauerhaft gesperrt bleiben, wird die Masterwortleitung MWL
von dem hohen Spannungspotenzial VPP angesteuert. Das Unterschwellverhalten
des p-Kanal Transistors 12 kann jedoch dazu führen, dass
seine steuerbare Strecke nicht dauerhaft gesperrt wird. Der Transistor 12 verhält sich
somit wie ein Widerstand, über
den sich die fehlerhafte Wortleitung FWL allmählich auf nahezu das hohe Spannungspotenzial VPP
auflädt.
Dadurch gerät
beispielsweise der in 4 dargestellte
Auswahltransistor AT1 der Speicherzelle SZ1, die an die fehlerhafte
Wortleitung FWL angeschlossen ist, in den leitenden Zustand. Die Speicherzelle
SZ1 weist dadurch ein Leckstromverhalten auf. Sie wirkt durch den
leitend gesteuerten Auswahltransistor AT1, der sich wie ein Widerstand verhält, und
den Speicherkondensator SC1 wie ein Tiefpass, der mit der Bitleitung
BL verbunden ist.
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5 zeigt den Potenzialverlauf
auf der Bitleitung BL sowie die Spannung VCFWL,
die sich aufgrund des Leckstroms ICFWL auf
dem Speicherkondensator SC1 der Speicherzelle SZ1 einstellt. Beim Einschreiben
eines Datums, beispielsweise eines High-Zustands, in die Speicherzelle
SZ2 speist der Leseverstärker
LV ein hohes Spannungspotenzial auf die Bitleitung BL ein. Durch
den teilweise leitend gesteuerten Auswahltransistor AT1 lädt sich
der Speicherkondensator SC1 der Speicherzelle SZ1 während der
Einschreibzeit tRAS langsam durch einen positiven
Leckstrom ICFWL auf das Spannungspotential
VBL der Bitleitung auf. In der Vorladephase,
während
der Zeit tRP, werden die Bitleitung BL und
ihre komplementäre
Bitleitung /BL auf ein gemeinsames Vorladepotenzial aufgeladen.
Während
dieser Zeit entlädt
sich der Speicherkondensator SC1 wieder über den leitend gesteuerten
Auswahltransistor AT1 auf die Bitleitung BL. Es fließt in diesem
Fall ein negativer Leckstrom ICFWL. Bei
kurzen Vorladezeiten tRP entlädt sich
der Speicherkondensator SC1 nicht vollständig. Wenn anschließend wieder
ein High-Pegel in eine Speicherzelle eingeschrieben wird, die an
die Bitleitung BL angeschlossen ist, so lädt sich der Speicherkondensator
SC1 durch das von dem Leseverstärker
LV auf die Bitleitung BL eingespeiste Spannungspotenzial weiter
auf. Im ungünstigsten
Fall kommt es zu einem Aufschaukeln des Spannungspotenzials auf
dem Speicherkondensator SC1 auf ein immer höheres Spannungspotenzial.
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Wenn
nun auf eine Speicherzelle, beispielsweise die Speicherzelle SZ2
lesend zugegriffen wird, so speist der Speicherkondensator SC1 durch
den aus der Speicherzelle SZ1 herausfließenden Leckstrom ICFWL eine
Ladung auf die Bitleitung BL ein, durch die ein geringer Spannungshub,
der vom Auslesen des Ladungszustands des Speicherkondensators der
Speicherzelle SZ2 herrührt,
in eine entgegengesetzte Richtung verschoben wird. Als Folge davon
verstärkt
der Leseverstärker
LV diesen Signalhub, der zum Signalhub des ursprünglichen Speicherzustands der
Speicherzelle SZ2 entgegengesetzt gerichtet ist.
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Fehlerhafte
Wortleitungen, die nicht mehr über
einen Transistor ihres Zwischenverstärkers mit dem niedrigen Spannungspotenzial
VWL verbunden werden können,
besitzen aufgrund von bausteinspezifischen Leckströmen sehr
unterschiedliche Zeitkonstanten, mit denen sich die Spannungen auf
der fehlerhaften Wortleitung ändern.
Zudem werden die fehlerhaften Wortleitungen durch kapazitive Kopplungen beim
Zugriff auf Speicherzellen in der unmittelbaren Nachbarschaft beeinflusst.
Damit ist ein deterministisches Testen dieses Fehlerbildes innerhalb
vertretbarer Zeiten oftmals nicht mehr möglich.
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Die
Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher
mit einer Testschaltung anzugeben, mit der sich feststellen lässt, ob
sich eine Wortleitung nicht mehr mit einem vorgegebenen Spannungspotenzial,
beispielsweise einem Spannungspotenzial zum Sperren von Auswahltransistoren,
verbinden lässt.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben,
mit dem sich testen lässt,
ob eine Wortleitung nicht mehr von einem vorgegebenen Spannungspotenzial,
beispielsweise einem Spannungspotenzial zum Sperren von Auswahltransistoren,
angesteuert werden kann.
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Die
Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch
einen integrierten Halbleiterspeicher mit einer Testschaltung, umfassend
einen externen Anschluss, eine Wortleitung, einen Anschluss zum
Anlegen eines ersten Spannungspotenzials, einen Anschluss zum Anlegen
eines zweiten Spannungspotenzials, einen ersten steuerbaren Schalter
und einen zweiten steuerbaren Schalter sowie eine Vergleicherschaltung
mit einem ersten Eingangsanschluss zum Anlegen eines Eingangssignals
und einem zweiten Eingangsanschluss zum Anlegen eines Referenzsignals
und einem Ausgangsanschluss zur Erzeugung eines Auswertesignals.
Ein Pegel des Referenzsignals liegt dabei zwischen dem ersten und
zweiten Spannungspotenzial. Die Wortleitung ist über den ersten steuerbaren Schalter
mit einem Anschluss zum Anlegen eines ersten Spannungspotenzials
verbindbar. Über
den zweiten steuerbaren Schalter ist die Wortleitung mit einem Anschluss
zum Anlegen eines zweiten Spannungspotenzials verbindbar. Der Anschluss
zum Anlegen des zweiten Spannungspotenzials ist mit dem ersten Eingangsanschluss
der Vergleicherschaltung verbunden. Des Weiteren ist der Anschluss
zum Anlegen des zweiten Spannungspotenzials von dem zweiten Spannungspotenzial
isolierbar. Das von der Vergleicherschaltung ausgangsseitig erzeugte
Auswertesignal ist dem externen Anschluss des integrierten Halbleiterspeichers
zuführbar.
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Wenn
der Anschluss zum Anlegen des zweiten Spannungspotenzials mit dem
zweiten Spannungspotenzial verbunden ist, so lädt sich die Wortleitung bei
einem leitend gesteuerten zweiten steuerbaren Schalter auf das zweite
Spannungspotenzial auf. Wenn anschließend der zweite steuerbare Schalter
gesperrt wird und der erste steuerbare Schalter leitend gesteuert
wird, lädt
sich die Wortleitung auf das erste Spannungspotenzial auf. Danach wird
der Anschluss zum Anlegen des zweiten Spannungspotenzial von dem
zweiten Spannungspotenzial isoliert, so dass er sich zusammen mit
dem ersten Eingangsanschluss der Vergleicherschaltung auf einem
schwebenden Potentialzustand befindet. wenn in diesem Zustand der
zweite steuerbare Schalter leitend gesteuert wird, wird der erste
Eingangsanschluss der Vergleicherschaltung von dem Potenzial auf
der Wortleitung angesteuert. Der Potenzialpegel der Wortleitung
wird von der Vergleicherschaltung mit einem Pegel des Referenzsignals
verglichen. Es lässt
sich dadurch detektieren, ob der Potenzialpegel der Wortleitung
oberhalb oder unterhalb des Pegels des Referenzsignals liegt. Wenn
der erste oder zweite steuerbare Schalter defekt sind, verbleibt
der erste Eingangsanschluss der Vergleicherschaltung auf dem zweiten
Spannungspotenzial, das oberhalb des Pegels des Referenzsignals
liegt. Wenn sich die Wortleitung hingegen über den ersten steuerbaren Schalter
mit dem ersten Spannungspotenzial und über den zweiten steuerbaren
Schalter mit dem zweiten Spannungspotenzial verbinden lässt, stellt
sich am ersten Eingangsanschluss der Vergleicherschaltung ein Potentialzustand
ein, der unterhalb des Pegels des Referenzsignals liegt.
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In
einer Weiterbildung umfasst der integrierte Halbleiterspeicher einen
dritten steuerbaren Schalter. Die Wortleitung ist über den
dritten steuerbaren Schalter mit dem ersten Spannungspotenzial verbindbar.
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Wenn
der dritte steuerbare Schalter beim Auswerten des Potenzialpegels
auf der Wortleitung dauerhaft leitend gesteuert ist, so ist die
Wortleitung beim Auswerten ihres Potenzialpegels dauerhaft mit dem
ersten Spannungspotenzial verbunden. Dadurch ist das Signal, welches
beim Rücklesen über den
zwei ten steuerbaren Schalter auf den ersten Eingangsanschluss der
Vergleicherschaltung wirkt, aktiv getrieben.
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In
einer weiteren Ausführungsform
des integrierten Halbleiterspeichers weist dieser einen vierten
steuerbaren Schalter und einen Spannungsgenerator zur Erzeugung
des zweiten Spannungspotenzials auf. Der Spannungsgenerator ist über den
vierten steuerbaren Schalter mit dem Anschluss zum Anlegen des zweiten
Spannungspotenzials verbindbar.
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Des
Weiteren kann der erfindungsgemäße integrierte
Halbleiterspeicher einen fünften
steuerbaren Schalter aufweisen. Der Ausgangsanschluss der Vergleicherschaltung
ist in dieser Ausführungsform über den
fünften
steuerbaren Schalter mit dem externen Anschluss des integrierten
Halbleiterspeichers verbindbar.
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Nach
einer weiteren Ausführungsform
des integrierten Halbleiterspeichers ist der Anschluss zum Anlegen
des zweiten Spannungspotenzials zusätzlich als Anschluss zum Anlegen
eines Massepotenzials ausgebildet. Der Anschluss zum Anlegen des
zweiten Spannungspotenzials und zum Anlegen des Massepotenzials
ist von dem Massepotenzial isolierbar. Das Massepotenzial ist vorzugsweise über den
vierten steuerbaren Schalter an den Anschluss zum Anlegen des zweiten
Spannungspotenzials und zum Anlegen des Massepotenzials anlegbar.
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Bei
dieser Ausführungsform
wird der Anschluss zum Anlegen des zweiten Spannungspotenzials und
zum Anlegen des Massepotenzials nach dem Anlegen des zweiten Spannungspotenzials
zum Aufladen der Wortleitung auf das zweite Spannungspotenzials über den
vierten steuerbaren Schalter mit dem Massepotenzial verbunden. Danach
wird der vierte steuerbare Schalter gesperrt, so dass der Anschluss
zum Anlegen des zweiten Spannungspotenzials und zum Anlegen des
Massepotenzial auf dem schwebenden Potenzialzustand liegt. Wenn
der erste und dritte steuerbare Schalter defekt sind, der zweite und
dritte steuerbare Schalter aber leitend und sperrend steuerbar sind,
wird sich am ersten Eingangsanschluss der Vergleicherschaltung ein
Potential oberhalb des Pegels des Referenzsignals einstellen. Wenn
sich hingegen die Wortleitung über
den ersten und den dritten steuerbaren Schalter mit dem ersten Spannungspotenzial
verbinden lässt,
der zweite steuerbare Schalter aber defekt ist, verbleibt der erste
Eingangsanschluss auf dem Massepotenzial, also unterhalb des Pegels
des Referenzsignals. Bei dieser Ausführungsform lässt dadurch
zwischen einem Fehler des ersten und dritten steuerbaren Schalters und
einem Fehler des zweiten steuerbaren Schalters unterscheiden.
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Nach
einer anderen Ausführungsvariante weist
der integrierte Halbleiterspeicher einen weiteren ersten steuerbaren
Schalter und einen weiteren zweiten steuerbaren Schalter auf. Ferner
enthält
er eine weitere Vergleicherschaltung mit einem ersten Eingangsanschluss
zum Anlegen eines Eingangssignals, mit einem zweiten Eingangsanschluss
zum Anlegen eines Referenzsignals und mit einem Ausgangsanschluss
zur Erzeugung eines weiteren Auswertesignals sowie ein logisches
Gatter. Die weitere Wortleitung ist über einen weiteren ersten steuerbaren
Schalter mit dem Anschluss zum Anlegen des ersten Spannungspotenzials
verbindbar. Darüber
hinaus ist die weitere Wortleitung über den weiteren zweiten steuerbaren
Schalter mit einem weiteren Anschluss zum Anlegen des zweiten Spannungspotenzials
und zum Anlegen des Massepotenzials verbindbar. Des Weiteren ist
der weitere Anschluss zum Anlegen des zweiten Spannungspotenzials
und zum Anlegen des Massepotenzials von dem zweiten Spannungspotenzial
und dem Massepotenzial isolierbar. Die weitere Wortleitung ist außerdem über den
weiteren zweiten steuerbaren Schalter mit dem ersten Eingangsanschluss
der weiteren Vergleicherschaltung verbindbar. Das von der Vergleicherschaltung
erzeugte Auswertesignal und das von der weiteren Vergleicherschaltung
erzeugte weitere Auswertesignal sind dem logischen Gatter eingangsseitig
zuführbar.
Das logische Gatter ist ausgangsseitig mit dem externen Anschluss
des integrierten Halbleiterspeichers verbindbar.
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Dadurch
wird es ermöglicht,
an dem externen Anschluss des integrierten Halbleiterspeichers lediglich
ein Auswertesignal auszugeben. Das Auswertesignal gibt an, ob wenigstens
eine der Wortleitungen nicht auf das erste Spannungspotenzial aufgeladen
werden konnte.
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Weitere
Ausbildungsformen des erfindungsgemäßen integrierten Halbleiterspeichers
sind den Unteransprüchen
zu entnehmen.
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Ein
Verfahren zum Testen eines integrierten Halbleiterspeichers sieht
die Verwendung eines integrierten Halbleiterspeichers mit einem
externen Anschluss, einer Vergleicherschaltung und einer Wortleitung,
die jeweils wahlweise über
einen ersten steuerbaren Schalter mit einem ersten Spannungspotenzial
oder über
einen zweiten steuerbaren Schalter mit einem zweiten Spannungspotenzial
verbindbar ist, wobei die Wortleitung bei einem Lese- und Schreibzugriff
auf eine Speicherzelle, die mit der Wortleitung verbunden ist, mit
dem zweiten Spannungspotential und ansonsten mit dem ersten Spannungspotential verbunden
ist. Zur Auswahl der Wortleitung wird ein Adresssignal an den integrierten
Halbleiterspeicher angelegt. Anschließend wird ein Aktivierungssignals an
den integrierten Halbleiterspeicher zum Sperren des ersten steuerbaren
Schalters und zum leitend Steuern des zweiten steuerbaren Schal ters
angelegt. Nachfolgend wird ein Vorladesignal an den integrierten
Halbleiterspeicher zum leitend Steuern des ersten steuerbaren Schalters
und zum Sperren des zweiten steuerbaren Schalters angelegt. Danach wird
ein Testmodussignals zum Schalten des integrierten Halbleiterspeichers
in einen Testbetriebszustand angelegt. In dem Testbetriebszustand
des integrierten Halbleiterspeichers wird der erste steuerbare Schalter
gesperrt. Zum Auswerten eines Potenzialpegels auf der ausgewählten Wortleitung
wird im Testbetriebszustand nachfolgend das Aktivierungssignal an
den integrierten Halbleiterspeicher angelegt. Der Potenzialpegel
auf der ausgewählten
Wortleitung wird schließlich
durch die Vergleicherschaltung durch Vergleichen des Potenzialpegels
auf der ausgewählten
Wortleitung mit einem Referenzpegel ausgewertet. Nachfolgend wird
durch die Vergleicherschaltung ein Auswertesignal mit einem ersten
Zustandspegel erzeugt, wenn der Potenzialpegel auf der ausgewählten Wortleitung
unterhalb des Referenzpegels liegt. Das Auswertesignals wird durch
die Vergleicherschaltung mit einem zweiten Zustandspegel erzeugt, wenn
der Potenzialpegel auf der ausgewählten Wortleitung oberhalb
des Referenzpegels liegt. Danach wird der erste und zweite Zustandspegel
des Auswertesignals dem externen Anschluss zugeführt.
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In
einer Weiterentwicklung des Verfahrens zum Testen des integrierten
Halbleiterspeichers wird der integrierte Halbleiterspeicher verwendet,
wobei zusätzlich
die Wortleitung über
einen dritten steuerbaren Schalter mit dem ersten Spannungspotenzial verbindbar
ist. Der dritte steuerbare Schalter wird im Testbetriebszustand
des integrierten Halbleiterspeichers infolge des Anlegens des Testmodussignals
an den integrierten Halbleiterspeicher leitend gesteuert.
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In
einer anderen Ausgestaltung des Verfahrens zum Testen des integrierten
Halbleiterspeichers wird der integrierte Halbleiterspeicher vorgesehen, wobei
zusätzlich
die Wortleitung über
den zweiten steuerbaren Schalter mit einem Eingangsanschluss der
Vergleicherschaltung verbindbar ist. Infolge des Anlegens des Testmodussignals
an den integrierten Halbleiterspeicher wird ein Massepotenzial an
den Eingangsanschluss der Vergleicherschaltung angelegt. Nachfolgend
wird der Eingangsanschluss der Vergleicherschaltung von dem Massepotenzial
getrennt, so dass sich der Eingangsanschluss der Vergleicherschaltung
auf einem schwebenden Potenzialzustand befindet. Der Potenzialpegel
auf der ausgewählten
Wortleitung wird ausgewertet, indem der zweite steuerbare Schalter
der ausgewählten
Wortleitung infolge des im Testbetriebszustand des integrierten
Halbleiterspeichers angelegten Aktivierungssignals leitend gesteuert
wird und die ausgewählte Wortleitung
dadurch mit dem Eingangsanschluss der Vergleicherschaltung verbunden
ist.
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Die
Erfindung wird im Folgenden anhand der Figuren, die Ausführungsbeispiele
der vorliegenden Erfindung zeigen, näher erläutert. Es zeigen:
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1 einen
integrierten Halbleiterspeicher gemäß der Erfindung,
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2 einen
vergrößerten Ausschnitt
eines Speicherblocks eines Speicherzellenfeldes gemäß der Erfindung,
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3 einen
vergrößerten Ausschnitt
eines segmentierten Wortleitungstreiberstreifens gemäß dem Stand
der Technik,
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4 einen
fehlerhaften Zwischenverstärker mit
einem Ausschnitt eines angeschlossenen Speicherzellenfeldes,
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5 ein
Strom-/Spannungsdiagramm einer Bitleitung, die mit einer fehlerhaften
Speicherzelle verbunden ist,
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6 eine
Testschaltung zur Detektierung eines fehlerhaften Zwischenverstärkers gemäß der Erfindung,
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7 ein
Testverfahren zur Detektierung eines fehlerhaften Zwischenverstärkers gemäß der Erfindung,
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8 eine
Testschaltung zum parallelen Testen mehrerer Zwischenverstärker gemäß der Erfindung.
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6 zeigt
eine erfindungsgemäße Testschaltung
zum Testen, ob die Wortleitung WL über die Transistoren 11 und 13 mit
dem Anschluss D1 zum Anlegen des Spannungspotenzials VWL verbindbar
ist. Die Schaltung umfasst den in der 3 bereits
erläuterten
Zwischenverstärker
aus den Transistoren 11, 12 und 13, über den
sich die Wortleitung WL wahlweise mit dem niedrigen Spannungspotenzial
VWL oder dem hohen Spannungspotenzial VPP ansteuern lässt. An
die Treiberleitung WD ist eine Vergleicherschaltung 16 mit
einem Eingangsanschluss E16a angeschlossen. Ein weiterer Eingangsanschluss
E16b der Vergleicherschaltung 16 wird von einem Referenzsignal
Vref angesteuert. Ein Ausgangsanschluss A16 der Vergleicherschaltung 16 ist über einen
steuerbaren Schalter 15 mit dem Datenanschluss DQ des integrierten
Halbleiterspeichers verbunden. Die Treiberleitung WD ist über einen p-Kanal
Transistor 14 mit dem Spannungsgenerator 40 verbunden.
Der Steueranschluss des Transistors 14 wird von der Steuerschaltung 20 von
einem Steuersignal S2 angesteuert. Ein Steueranschluss des Transis tors 15 ist
mit einem Ausgangsanschluss A17 eines UND-Gatter 17 verbunden.
Das UND-Gatter 17 wird eingangsseitig von dem Steuersignal
S2 und einem Steuersignal S3 angesteuert, das ebenfalls von der
Steuerschaltung 20 erzeugt wird.
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Die
Funktionsweise der erfindungsgemäßen Testschaltung
wird im Folgenden anhand von 7 näher erläutert. Zu
Beginn des Testverfahrens wird an den Adressanschluss A30 des Adressregisters 30 ein
Adresssignal X angelegt. Über
das Adresssignal X lässt
sich eine der Wortleitungen, beispielsweise die Wortleitung WL der 6,
für das
Testverfahren auswählen.
An den Steueranschluss S20 wird anschließend ein Aktivierungssignal
ACT angelegt. Das Aktivierungssignal ACT bewirkt in Verbindung mit dem
an das Adressregister 30 angelegten Adresssignal X, dass
die Masterwortleitung MWL mit dem niedrigen Spannungspotenzial VWL
angesteuert wird. Der p-Kanal
Transistor 12 wird dadurch in den leitenden Zustand geschaltet.
Der Spannungsgenerator 40 wird in Folge des Aktivierungssignals
ACT von der Steuerschaltung mit einem Zustand des Steuersignals
S1 derart angesteuert, dass er ausgangsseitig das hohe Spannungspotenzial
VPP erzeugt. Der steuerbare Schalter 14 wird durch einen Zustand
des Steuersignals S2 der Steuerschaltung 20 in den leitenden
Zustand geschaltet, so dass am Anschluss D2 das hohe Spannungspotenzial
VPP und somit über
den leitend gesteuerten Transistor 12 an der Wortleitung
WL ebenfalls das hohe Spannungspotenzial VPP anliegt. Wenn der p-Kanal
Transistor 12 defekt ist, bleibt die Wortleitungsspannung hingegen
undefiniert.
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Nachfolgend
wird die Steuerschaltung 20 von einem Vorladesignal PRE
angesteuert. Die Steuerschaltung 20 steuert daraufhin den
Spannungsgenerator 40 mit einem Zustand des Steuersignals
S1 in der Weise an, so dass der Spannungsgenerator 40 das Massepotenzial
GND an seinen Ausgang schaltet. Der Spannungsgenerator 40 ist
dazu beispielsweise mit einem in 6 nicht
dargestellten Massepotential verbunden, das sich ausgangsseitig über den
Transistor 14 auf die Treiberleitung WD schalten lässt. Über den
weiterhin leitend gesteuerten Transistor 14 ist die Treiberleitung
WD somit auf das Massepotenzial GND aufgeladen. Die Masterwortleitung MWL
wird in Folge des Vorladekommandos PRE auf das hohe Spannungspotenzial
VPP aufgeladen. Dadurch wird der p-Kanal Transistor 12 gesperrt
und der n-Kanal Transistor 11 leitend gesteuert. Bei einem funktionsfähigen Transistor 11,
der an die Wortleitung WL angeschlossen ist, lädt sich die Wortleitung WL auf
das niedrige Potenzial VWL, beispielsweise ein negatives Spannungspotenzial
unterhalb des Massepotenzials GND, auf. Wenn der n-Kanal Transistor 11 hingegen
defekt ist oder nicht mit der Wortleitung WL verbunden ist, behält die Wortleitung
WL näherungsweise
das hohe Spannungspotenzial VPP bei, auf das sie in Folge des Aktivierungssignals
ACT aufgeladen worden ist.
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Nachfolgend
wird die Steuerschaltung 20 mit einem Testmodussignal TM_ON
zum Einschalten eines Testbetriebszustandes angesteuert. Im aktivierten
Testmodus trennt die Steuerschaltung 20 die Treiberleitung
WD von dem Spannungsgenerator 40, indem sie den Steueranschluss
des Transistors 14 mit einem hohen Potenzialpegel des Steuersignals S2
ansteuert. Die Treiberleitung WD befindet sich somit auf einem schwebenden
Potenzialzustand.
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Nachfolgend
wird erneut das Aktivierungssignal ACT in Verbindung mit dem Adresssignal
X an den integrierten Halbleiterspeicher angelegt. Die Steuerschaltung 20 steuert
daraufhin die Masterwortleitung MWL mit dem niedrigen Spannungspotenzial VWL
an, in Folge dessen der Transistor 12 in den leitenden Zustand
geschaltet und der Transistor 11 gesperrt wird. Wenn die
Wortleitung WL in Folge des Vorladesignals PRE auf das negative
Spannungspotenzial VWL aufgeladen worden ist, der n-Kanal Transistor 11 während der
Vorladephase also korrekt gearbeitet hat, so stellt sich auf der
Treiberleitung WD durch den Schwellspannungsabfall am Transistor 12 näherungsweise
das Massepotenzial GND ein. Wenn der p-Kanal Transistor 12 hingegen
nicht funktioniert, verbleibt die Treiberleitung WD ebenfalls auf dem
Massepotenzialpegel GND. Wenn hingegen der Transistor 12 korrekt
funktioniert, jedoch der n-Kanal Transistor 11 einen Fehler
aufweist, so ist die Wortleitung noch vom Aktivierungssignal RCT
auf das hohe Spannungspotenzial VPP aufgeladen. Diese Ladung wird
nun über
den leitend gesteuerten Transistor 12 an die Treiberleitung
WD weitergeleitet. Es findet somit zwischen der Wortleitung WL und
der Treiberleitung WD, die sich auf dem schwebenden Potenzialzustand
befindet, ein Ladungsausgleich statt, der vom Verhältnis der
Kapazitäten
CWL der Wortleitung WL und der Kapazität CWD der Treiberleitung WD abhängig ist.
In Folge dieses kapazitiven Spannungsteilers entwickelt sich auf
der Treiberleitung WD ein Signal UWD das
näherungsweise
den Wert UWD ≈ CWL·VPP/(CWL+CWD) aufweist.
Damit die Vergleicherschaltung 16 diese Potenzialanhebung
auf der Treiberleitung WD sicher detektieren kann wird der Pegel der
Referenzspannung Vref günstigerweise
zu Vref = UWD/2 gewählt.
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Die
Treiberleitung WD verbleibt auf nahezu dem Wert des Massepotenzials
GND, wenn sich die Wortleitung WL mit dem negativen Spannungspotenzial
VWL über
den Transistor 11 verbinden lässt. In diesem Fall erzeugt
die Vergleicherschaltung 16 an ihrem Ausgangsanschluss
A16 ein Auswertesignal AS mit beispielsweise einem niedrigen Zustandspegel.
Wenn sich die Wortleitung WL hingegen nicht auf das niedrige Spannungspo tenzial
VWL aufladen lässt,
da entweder der Transistor 11 defekt ist oder nicht mit
der Wortleitung WL verbunden ist, verbleibt die Wortleitung WL auf
dem hohen Spannungspotenzial VPP. Auf der Treiberleitung WD stellt
sich die Spannung UWD ein. In diesem Fall
erzeugt die Vergleicherschaltung 16 ausgangsseitig das
Auswertesignal AS beispielsweise mit einem hohen Zustandspegel.
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Zum
Auslesen des Testergebnisses wird der integrierte Halbleiterspeicher
im Testbetriebszustand durch ein Lesekommando RD angesteuert. Die
Steuerschaltung 20 erzeugt daraufhin das Steuersignal S3
mit einem hohen Pegel. Das Steuersignal S2, durch das der p-Kanal
Transistor während
des Testbetriebszustandes dauerhaft gesperrt bleibt, weist ebenfalls
den hohen Pegel auf. Das UND-Gatter 17 erzeugt somit ausgangsseitig
einen hohen Pegel, der den n-Kanal Transistor 15 leitend
steuert. Das Auswertesignal AS wird somit an den externen Datenanschluss
DQ weitergeleitet.
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Eine
Verbesserung des Testverfahrens wird erreicht, wenn der n-Kanal
Transistor 13 beim Schalten des integrierten Halbleiterspeichers
in den Testbetriebszustand dauerhaft leitend gesteuert wird. Dazu
wird an seinen Steueranschluss S13 von der Steuerschaltung 20 das
hohe Spannungspotenzial Vint angelegt. Wenn der n-Kanal Transistor 13 funktioniert
und die Parallelschaltung aus den beiden n-Kanal Transistoren 11 und 13 richtig
mit der Wortleitung WL verbunden ist, liegt die Wortleitung WL somit
im Testbetriebszustand dauerhaft auf dem niedrigen Spannungspotenzial
VWL. Dadurch ist das Signal, welches beim Rücklesen über den p-Kanal Transistor 12 auf
die Treiberleitung WD wirkt, aktiv getrieben.
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Ein
alternatives Bewertungskonzept lädt
die Treiberleitung WD beim Anlegen des Vorlagekommandos PRE durch
den Spannungsgenerator 40 auf das hohe Spannungspotenzial
VPP vor, bevor das Auslesen des Potentialpegels der Wortleitung
WL über
den p-Kanal Transistor 12 erfolgt.
Damit ergibt sich bei fehlenden oder defekten n-Kanal Transistoren 11 und 13 sowie
bei nicht leitend steuerbarem p-Kanal Transistor 12 keine
Signaländerung
auf der Treiberleitung WD. Es ist in diesem Fall also keine Unterscheidung
möglich,
ob die n-Kanal Transistoren 11 und 13 oder der
p-Kanal Transistor 12 defekt ist. Da ein funktionierender
n-Kanal Transistor 11 beziehungsweise 13 die Wortleitung
WL auf das niedrige Spannungspotenzial VWL sowie die Treiberleitung WD
auf das Massepotenzial GND ziehen, ist in diesem Fall jedoch ein
deutlich erhöhter
Signal-/Rauschabstand zu erwarten.
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Es
besteht einerseits die Möglichkeit
jede Wortleitung durch Anlegen ihrer spezifischen Wortleitungsadresse
X an das Adressregister 30 und durch das Wiederholen aller
in 7 beschriebenen Testschritte einzeln zu testen.
Bei diesem Verfahren muss das Testergebnis der jeweiligen Wortleitung durch
Ansteuerung der Steuerschaltung 20 mit dem Lesekommando
RD innerhalb jeder Testschleife ausgelesen werden.
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8 zeigt
eine weitere Ausführungsform des
erfindungsgemäßen integrierten
Halbleiterspeichers, bei dem die Ausgänge mehrerer Vergleicherschaltungen 16 und 16', die über jeweilige
p-Kanal Transistoren 12 und 12' an unterschiedlichen Wortleitungen
WL und WL' angeschlossen
sind, einem ODER-Gatter 18 über die Eingangsanschlüsse E18a und
E18b zugeführt
werden. Das ODER-Gatter 18 umfasst einen Widerstand R,
der an ein positives Spannungspotenzial VCC und über parallel geschaltete Transistoren
T1 und T2, deren Steueranschlüsse jeweils
mit den Eingangsanschlüssen
E18a und E18b verbunden sind, mit dem Massepotenzial GND verbunden
ist.
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Wenn
eine der Vergleicherschaltungen ausgangsseitig einen hohen Zustandspegel
erzeugt, da in dem Zwischenverstärker,
der die Wortleitung WL oder die Wortleitung WL' treibt, ein fehlerhafter n-Kanal Transistor
detektiert worden ist, wird der von dem jeweiligen Auswertesignal
AS oder AS' angesteuerte Transistor
T1 oder T2 leitend gesteuert, so dass an einem Ausgangsanschluss
A18 des ODER-Gatters 18 der Pegel des Massepotenzials GND
auftritt.
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Um
festzustellen, ob einer der mit den Wortleitungen verbundenen Zwischenverstärker einen fehlerhaften
n-Kanal Transistorteil aufweist, braucht das Testergebnis nach dem
Testen aller Wortleitungen nur ein einziges Mal über das Lesekommando RD, das
den Transistor 15 leitend steuert, am Datenanschluss DQ
ausgegeben zu werden. Das Testverfahren ist jedoch auch ohne diese
Parallelität
extrem kurz und detektiert zuverlässig die problematische Fehlersignatur
ohne Übertesten.
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- 10
- Speicherzellenfeld/Speicherbank
- 11,
12, 13
- steuerbare
Schalter
- 14,
15
- steuerbare
Schalter
- 16
- Vergleicherschaltung
- 17,
18
- Gatter
- 20
- Steuerschaltung
- 30
- Adressregister
- 40
- Spannungsgenerator
- 100
- integrierter
Halbleiterspeicher
- ACT
- Aktivierungssignal
- AS
- Auswertesignal
- AT
- Auswahltransistor
- BL
- Bitleitung
- CWD
- parasitäre Kapazität der Treiberleitung
- CWL
- parasitäre Kapazität der Wortleitung
- DQ
- Datenanschluss
- FWL
- Fehlerhafte
Wortleitung
- GND
- Massepotenzial
- ICFWL
- Leckstrom
- LV
- Leseverstärker
- MWL
- Masterwortleitung
- PRE
- Vorladesignal
- R
- Widerstand
- RD
- Lesesignal
- S
- Steuersignal
- SB
- Speicherblock
- SC
- Speicherkondensator
- SW
- segmentierter
Wortleitungstreiberstreifen
- SZ
- Speicherzelle
- T
- Transistor
- TM
- Testmodussignal
- tRAS
- Aktivierungszeit
einer Wortleitung
- tRP
- Vorladezeit
- UWD
- Pegel
auf der Treiberleitung
- VBL
- Potenzial
der Bitleitung
- VCC
- positives
Spannungspotenzial
- VCFWL
- Potenzialzustand
des Speicherkondensators
- Vint
- internes
Spannungspotenzial
- VPP
- positives
Spannungspotenzial
- VWL
- negatives
Spannungspotenzial
- WD
- Treiberleitung
- WL
- Wortleitung