DE102004037826A1 - Halbleitervorrichtung mit miteinander verbundenen Halbleiterbauelementen - Google Patents

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Abstract

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, welche eine kürzest mögliche Verbindung zwischen zwei Halbleiterbauelementen 10a und 10b bereitstellt, welche gegenüberliegend auf einem Substrat 2 angeordnet sind. Die beiden Halbleiterbauelemente 10a und 10b sindd jeweils mit ihren Chipkontaktierungsbereichen 11a und 11b dem Substrat 2 zugewandt angeordnet. Eine vertikale Durchkontaktierungseinrichtung 20 verbindet die beiden Chipkontaktierungsbereiche 11a und 11b.

Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit miteinander verbundenen Halbleiterbauelementen.
  • Obwohl die vorliegende Erfindung nachstehend in Bezug auf Module aus Halbleiter-Speicherbauelementen auf einer mehrlagigen Leiterplatte beschrieben wird, ist die Erfindung darauf nicht beschränkt.
  • Speicherbauelemente werden zweckmäßigerweise zu größeren Modulen zusammengefasst, indem mehrere Speicherbauelemente auf einer mehrlagigen Leiterplatte montiert werden. Auf diese Weise wird eine größere Speicherkapazität eines Moduls erreicht. In 7 ist exemplarisch eine typische Anordnung eines solchen Moduls gezeigt. Auf einer mehrlagigen Leiterplatte 2 sind beidseitig Speicherbauelemente 1a und 1b montiert. Die Speicherbauelemente weisen typischerweise ein Gehäuse und externe Kontaktierungen 9 auf. Innerhalb des Gehäuses werden die Speicherbauelemente 1a und 1b mit ihren Chipkontaktierungsbereichen 4 über eine Umverdrahtungseinrichtung 6, Bondingverdrahtungseinrichtungen 5 und Verdrahtungen in einem Interposersubstrat 7 mit den externen Kontaktierungen 9 verbunden. Die externen Kontaktierungen 9 werden über Kontaktflächen 8 der Leiterplatte 2 mit Leiterbahnen 21 der Leiterplatte 2 verbunden. Hierbei entstehen nachteiliger Weise eine Vielzahl an Zwischenkontaktierungen mit parasitären Kapazitäten.
  • Die beidseitige Anordnung von identischen Speicherbauelementen 1a und 1b auf der mehrlagigen Leiterplatte 2 führt zusätzlich dazu, dass die Leitungsführung zwischen den symmetrisch angeordneten Chips 1a und 1b extrem lang ist. Funktionsgleiche Chipkontaktierungsbereiche 4 der Chips, welche zweckmäßiger Weise miteinander verbunden werden müssen, befinden sich durch die beidseitige Montage über Kreuz angeordnet. Die Verdrahtung 100 verläuft daher zuerst von einem zentralen Bereich mit den Chipkontaktierungsbereichen 4 des ersten Halbleiterbauelements 1a, zu einem äußeren Bereich mit der externen Kontaktierung 9, danach lateral innerhalb der Leiterplatte 2 auf die entgegengesetzte Seite zu der identischen externen Kontaktierung des zweiten Halbleiterbauelements 1b, um innerhalb des Halbleiterbauelements 1b an dem zentral angeordneten Chipkontaktierungsbereich 4 zu enden. Dabei ergeben sich Verbindungslängen im Bereich von vielen Millimetern, mit den nachteiligen Eigenschaften einer hohen Kapazität und einer hoher Induktivität.
  • Die Kontaktierungen der externen Kontakte 9 des Gehäuses auf der Leiterplatte 2 und der Bondingdrähte 5 mit den zugehörigen Kontaktbereichen stellen parasitäre Kapazitäten dar. Die große Zahl der Kontaktierungsübergänge beeinflusst in negativer Weise die Signalübertragung, insbesondere begrenzt sie die Übertragungsgeschwindigkeit.
  • Eine weitere wesentliche Einschränkung ergibt sich durch eine Fehlanpassung der Impedanz. Die Länge eines Verdrahtungsweges ist in Relation zur Wellenlänge eines elektrischen Feldes mit einer typischen Frequenz eines Signals zu setzen. Hierbei ist für Verbindungswege, welche länger als ein Zehntel der Wellenlänge sind, eine gute Impedanzanpassung unabdingbar, um ein Signal in ausreichender Stärke übermitteln zu können. Jedoch ist eine einfache Impedanzanpassung für Verdrahtungen nicht möglich, wenn diese Verdrahtung Verzweigungen der Signalleitungen zu verschiedenen Speicherbauelementen aufweist. Hieraus ergibt sich die Problematik, dass mit zunehmenden Frequenz und damit geringer werdender Wellenlänge der Signale die Verdrahtung aktueller Speichermodule zu lang sind, als dass eine ausreichende Übertragungsqualität möglich wäre.
    •
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, welche eine Signalübertragung zwischen Halbleiterbauelementen auch bei hohen Frequenzen ermöglicht.
  • Die Erfindung löst die Aufgabe durch die in Anspruch 1 beschriebene Halbleitervorrichtung.
  • Die erfindungsgemäße Halbleitervorrichtung ermöglicht Speichermodule nach dem Standard DDRIII und Speichermodule mit noch höheren Übertragungsfrequenzen bereitzustellen.
  • Die erfindungsgemäße Halbleitervorrichtung weist ein Substrat mit einer vertikalen Durchkontaktierungseinrichtung auf, welche eine erste Kontaktfläche auf einer ersten Kontaktierungsseite des Substrats mit einer zweiten Kontaktfläche auf einer zweiten Kontaktierungsseite des Substrats verbindet, wobei die zweite Kontaktierungsseite der ersten Kontaktierungsseite gegenüberliegt. Ein erstes Halbleiterbauelement ist auf der ersten Kontaktierungsseite angeordnet, wobei sein erster Chipkontaktierungsbereich dem Substrat zugewandt orientiert ist. Entsprechend ist das zweite Halbleiterbauelement mit seinem zweiten Chipkontaktierungsbereich dem Substrat zugewandt auf der zweiten Kontaktierungsseite angeordnet. Eine erste und eine zweite Kontaktierungseinrichtung verbinden den ersten respektive den zweiten Chipkontaktierungsbereich mit der ersten respektive zweiten Kontaktfläche. Der Vorteil dieser Anordnung besteht darin, dass keine laterale Umverdrahtung auf den Halbleiterbauelementen, sowie keine laterale Umverdrahtung innerhalb des Substrats notwendig ist, um die beiden Chipkontaktierungsbereiche miteinander zu verbinden.
  • Gemäß einer bevorzugten Weiterbildung ist der erste Chipkontaktierungsbereich der ersten Kontaktierungsfläche und/oder der zweite Chipkontaktierungsbereich der zweiten Kontaktierungsfläche gegenüberliegend angeordnet. Hierbei ergibt sich eine rein vertikale Verbindung ohne laterale Umverdrahtungs abschnitte, und daher eine Verbindung mit sehr geringer Länge zwischen den Halbleiterbauelementen ermöglicht.
  • Gemäß einer bevorzugten Weiterbildung ist eine Kontaktierungseinrichtung auf dem ersten und/oder zweiten Chipkontaktierungsbereich vorgesehen, um eine leitende Verbindung zwischen der vertikalen Durchkontaktierungseinrichtung und dem ersten und/oder zweiten Chipkontaktierungsbereich bereitzustellen.
  • Gemäß einer bevorzugten Weiterbildung weist die Kontaktierungseinrichtung ein Lotbällchen, einen leitfähigen Kleber und/oder eine elastische Erhebung, auf welcher eine Leiterbahn aufgebracht ist, auf.
  • Gemäß einer bevorzugten Weiterbildung weist der Chipkontaktierungsbereich einen vorderen Chipkontaktierungsbereich auf einer aktiven Seite und einen rückwärtigen Chipkontaktierungsbereich auf einer der aktiven Seite gegenüberliegenden inaktiven Seite des Halbleiterbauelements auf, wobei eine interne vertikale Durchkontaktierungseinrichtung innerhalb des Halbleiterbauelements vorgesehen ist, welche den vorderen und den rückwärtigen Chipkontaktierungsbereich leitend miteinander verbindet.
  • Gemäß einer bevorzugten Weiterbildung ist das erste Halbleiterbauelement mit der aktiven Seite dem Substrat zugewandt auf der ersten Kontaktierungsseite angeordnet und das zweite Halbleiterbauelement mit der inaktiven Seite dem Substrat zugewandt auf der zweiten Kontaktierungsseite angeordnet.
  • Gemäß einer bevorzugten Weiterbildung weist die Halbleitervorrichtung mindestens ein drittes Halbleiterbauelement auf, welches derart auf die dem Substrat abgewandte Oberfläche eines Halbleiterbauelements angeordnet ist, dass ein vorderer Chipkontaktierungsbereich des einen der beiden Halbleiterbau elemente mit einem rückwärtigen Chipkontaktierungsbereich des zweiten der beiden Halbleiterbauelemente verbunden ist.
  • Gemäß einer bevorzugten Weiterbildung weisen die Halbleiterbauelemente kein Gehäuse auf.
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
    •
  • Es zeigen:
  • 1 eine schematische Darstellung einer Ausführungsform der vorliegenden Erfindung;
  • 2 eine schematische Vergrößerung eines Chipkontaktierungsbereichs der Ausführungsform;
  • 3 eine schematische Darstellung einer Vergrößerung eines Chipkontaktierungsbereichs einer weiteren Ausführungsform der vorliegenden Erfindung;
  • 4 eine schematische Darstellung eines Halbleiterbauelementes nach einer weiteren Ausführungsform der vorliegenden Erfindung;
  • 5 eine schematische Darstellung einer weiteren Ausführungsform der vorliegenden Erfindung, welche das Halbleiterbauelement aus 4 verwendet;
  • 6 eine schematische Darstellung zur Stapelung der Halbleiterbauelemente aus 4; und
  • 7 eine schematische Darstellung einer Speichermodulanordnung nach dem Stand der Technik.
  • Gleiche Bezugszeichen bezeichnen gleiche oder funktionsgleiche Einrichtungen.
  • In 1 ist eine schematische Darstellung einer ersten Ausführungsform der vorliegenden Erfindung dargestellt. Es ist ein Substrat 2 vorgesehen, welches eine interne Verdrahtungseinrichtung 21 in seinem Inneren, sowie teilweise auch auf seiner ersten Kontaktierungsseite 101 und auf seiner der ersten Kontaktierungsseite 101 gegenüberliegenden zweiten Kontaktierungsseite 102 aufweist. Das Substrat 2 ist vorteilhafterweise eine mehrlagige Leiterplatte. Das Substrat 2 kann jedoch auch aus einem Halbleitersubstrat mit einer entsprechenden Verdrahtungseinrichtung gebildet sein.
  • Das Substrat 2 weist eine oder mehrere Kontaktierungsflächen 22a auf der ersten Kontaktierungsseite 101 auf, welche über eine vertikale Durchkontaktierungseinrichtung 20 mit zweiten Kontaktierungsflächen 22b auf der zweiten Kontaktierungsseite 102 des Substrats 2 verbunden sind. Die ersten 22a und zweiten Kontaktierungsflächen 22b sind einander gegenüberliegend angeordnet.
  • Auf der ersten Kontaktierungsseite sind ein oder mehrere ungehäuste erste Halbleiterbauelemente 10a angeordnet. Das Halbleiterbauelement 10a ist z.B. ein Speicherbauelement. Die Anordnung der ersten Halbleiterbauelemente 10a erfolgt derart, dass der erste Chipkontaktierungsbereich 11a jedes ersten Halbleiterbauelements 10a dem Substrat 2 zugewandt ist. Eine erste Kontaktierungseinrichtung 13a verbindet den ersten Chipkontaktierungsbereich 11a mit der ersten Kontaktierungsfläche 22a der ersten Kontaktierungsseite 101 und stellt somit eine Verbindung des ersten Halbleiterbauelements 10a mit der vertikalen Durchkontaktierungseinrichtung 22 her.
  • Auf der zweiten Kontaktierungsseite sind den ungehäusten ersten Halbleiterbauelementen 10a gegenüberliegend ungehäuste zweite Halbleiterbauelemente 10b angeordnet. Wiederum ist je des zweite Halbleiterbauelement 10b derart orientiert, dass sein zweiter Chipkontaktierungsbereich 11b dem Substrat 2 zugewandt ist. Eine zweite Kontaktierungseinrichtung 13b stellt eine leitende Verbindung zwischen dem Chipkontaktierungsbereich 11b und der zweiten Kontaktfläche 22b und somit auch der vertikalen Durchkontaktierungseinrichtung 22 bereit. Dadurch wird eine leitende Verbindung zwischen dem ersten 11a und dem zweiten Chipkontaktierungsbereich 11b über die vertikale Durchkontaktierungseinrichtung 20 ermöglicht. Diese leitende Verbindung weist unter anderem den Vorteil auf, dass seine Länge auf ein Minimum reduziert ist, da keine lateral verlaufenden Leiterbahnabschnitte nötig sind, um die Verbindung bereitzustellen. Auf Grund der daraus resultierenden geringen Induktivität und Kapazität der Verbindung eignet sich diese Vorrichtung insbesondere für Hochfrequenzanwendungen. Des Weiteren ist die Anzahl der Kontaktierungsübergänge gering, womit vorteilhafterweise deren Beitrag zu den parasitären Kapazitäten gering gehalten ist.
  • Die Halbleiterbauelemente 10a, 10b sind mit einer Deckschicht 12 überzogen. Diese kann ein Polymer oder Polymid enthalten. Die Fixierung der Halbleiterbauelemente 10a und 10b erfolgt durch eine adhäsive Schicht 16, welche zwischen dem Halbleiterbauelement 10a, 10b und der Kontaktierungsseite 101, 102 eingebracht ist. Die adhäsive Schicht 16 bedeckt nicht den Chipkontaktierungsbereich 11a, 11b. Hierbei können gegebenenfalls Hohlräume 17 durch die adhäsive Schicht 16 eingeschlossen werden, in welchen sich dann die Kontaktierungseinrichtung 13a, 13b befindet.
  • In 2 ist eine Kontaktierungseinrichtung 13 der ersten Ausführungsform detailliert dargestellt. Ein Halbleiterbauelement 10 mit einem Chipkontaktierungsbereich 11 ist mittels einer adhäsiven Schicht 16 auf einem Substrat 2 mit internen Verdrahtungseinrichtungen 21 angeordnet. Der Chipkontaktierungsbereich 11 ist durch eine Kontaktierungseinrichtung 13, welche in dieser Ausführungsform durch einen leitfähigen Kle ber 40 gebildet ist, an der Kontaktfläche 22 mit einer vertikalen Durchkontaktierungseinrichtung 20 verbunden, welche in das Substrat 2 eingebracht ist. Der leitfähige Kleber 40 weist Nickel und/oder Goldpartikel auf, welche eine gute Volumenleitung ermöglichen, und bildet daher eine gute Verbindung des Chipkontaktierungsbereichs 11 mit der vertikalen Durchkontaktierungseinrichtung 20 aus. Außerdem ist diese Ausführungsform unempfindlich gegenüber thermomechanischem Stress. Eine weitere Ausführungsform sieht vor, ein Lotbällchen anstelle des leitfähigen Klebers 40 einzubringen. Nach einem Verflüssigen des Lotbällchens wird ein Kontakt mit sehr guter Leitfähigkeit gebildet, jedoch ist diese Kontaktierung empfindlich gegenüber thermomechanischem Stress. Eine Unterfüllung z.B. innerhalb des Hohlraums 17 führt zu verbesserten mechanischen Eigenschaften.
  • In 3 ist eine zweite Kontaktierungseinrichtung 13 einer weiteren Ausführungsform detailliert dargestellt. Hierbei ist eine elastische Erhebung 42 auf dem Chipkontaktierungsbereich 11 aufgebracht. Eine Leiterbahn 42 wird auf die elastische Erhebung hinaufgeführt. Das erste Ende der Leiterbahn 42 ist mit dem Chipkontaktierungsbereich 11 leitend verbunden, während das zweite Ende durch Anpressen an die Kontaktfläche 22 und an die vertikale Durchkontaktierungseinrichtung 20 einen Kontakt mit diesen ausbildet. Die adhäsiven Schichten 16 fixieren danach das Halbleiterbauelement 11 und somit bildet sich auf diese Weise eine dauerhafte Verbindung aus. Der Vorteil dieser Ausführungsform der Kontaktierungseinrichtung 13 ist, dass sie unempfindlich gegenüber thermomechanischen Stress ist und zugleich eine sehr hohe Leitfähigkeit aufweist.
  • Vorteilhafterweise lässt sich die Kontaktierungseinrichtung 13 auf die Halbleiterbauelemente 10a, 10b aufbringen, bevor diese aus einem Waferverbund herausgetrennt werden. Dies ermöglicht eine kostengünstige Herstellung.
  • Die vorhergehenden Ausführungsformen der Kontaktierungseinrichtung sind sowohl für die Halbleiterbauelemente 10a als auch 10b vorgesehen. Deshalb sind in 2 und 3 die Bezugszeichen als Zahlen ohne indizierenden Buchstaben angeben.
  • In den 4 und 5 ist eine weitere Ausführungsform der vorliegenden Erfindung dargestellt. 4 zeigt ein Halbleiterbauelement 30. Dieses weist einen Chipkontaktierungsbereich 11 auf, welcher sich aus einem vorderen Chipkontaktierungsbereich 11' und einem rückwärtigen Chipkontaktierungsbereich 11'' zusammensetzt. Der vordere Chipkontaktierungsbereich 11' ist an der aktiven Seite 14 des Halbleiterbauelements 30 angeordnet. Der rückwärtige Chipkontaktierungsbereich 11'' ist an einer der aktiven Seite 14 gegenüberliegenden inaktiven Seite 15 angeordnet. Der vordere 11' und der rückwärtige Chipkontaktierungsbereich 11'' sind durch eine interne vertikale Durchkontaktierungseinrichtungl8 innerhalb des Halbleiterbauelements 30 miteinander verbunden.
  • In 5 ist ein Substrat 2 mit einer vertikalen Durchkontaktierungseinrichtung 21 dargestellt. Auf einer ersten Kontaktierungsseite 101 sind erste Kontaktierungsflächen 22a und auf einer der ersten Kontaktierungsseite gegenüberliegenden zweiten Kontaktierungsseite 102 zweite Kontaktierungsflächen 22b angeordnet, welche durch vertikale Durchkontaktierungseinrichtung 20 verbunden sind.
  • Auf der ersten Kontaktierungsseite 101 sind erste Halbleiterbauelemente 30a angeordnet, welche dem zu 4 besprochenen Halbleiterbauelement 30 entsprechen. Die ersten Halbleiterbauelemente 30a sind jeweils mit dem vorderen ersten Chipkontaktierungsbereich 11a' dem Substrat 2 zugewandt orientiert. Eine erste Kontaktierungseinrichtung 13a verbindet den vorderen ersten Chipkontaktierungsbereich 11a' mit der ersten Kontaktierungsfläche 22a.
  • Auf der zweiten Kontaktierungsseite 102 sind zweite Halbleiterbauelemente 30b angeordnet, welche ebenfalls dem zu 4 beschriebenen Halbleiterbauelement 30 entsprechen. Die zweiten Halbleiterbauelemente 30b sind im Gegensatz zu den ersten Halbleiterbauelementen 30a mit dem rückwärtigen zweiten Chipkontaktierungsbereich 11b'' dem Substrat 2 zugewandt orientiert. Eine zweite Kontaktierungseinrichtung 13b verbindet den rückwärtigen zweiten Chipkontaktierungsbereich 11b'' mit der zweiten Kontaktierungsfläche 22b. Auf diese Weise ergibt sich eine leitende Verbindung zwischen dem vorderen Chipkontaktierungsbereich 11a' des einen und dem rückwärtigen Chipkontaktierungsbereich 11b'' des anderen Halbleiterbauelements über die vertikale Durchkontaktierungseinrichtung 20. Dies ist insbesondere dann von Vorteil, wenn die miteinander zu verbindenden Halbleiterbauelemente 30a und 30b zwei oder mehrere Reihen an Kontakten in den jeweiligen Chipkontaktierungsbereichen 11a, 11b aufweisen, da die vertikale Durchkontaktierungseinrichtung 20 auch dann nur vertikal verlaufenden Vias benötigt. Würden die beiden Halbleiterbauelemente 30a und 30b jedoch jeweils mit ihren aktiven Seiten 14 dem Substrat 2 zugewandt angeordnet, ist eine Führung der Vias in der vertikalen Durchkontaktierungseinrichtung 20 über Kreuz notwendig, um die einander entsprechenden Kontakte miteinander zu verbinden.
  • Es ist offensichtlich, dass eine weitere Ausführungsform beliebig viele interne Durchkontaktierungseinrichtungen 18 aufweisen kann. Die internen Durchkontaktierungseinrichtungen 18 sowie die rückwärtigen Chipkontaktierungsbereiche 11'' auf der inaktiven Seite 15 des Halbleiterbauelements 30 sind mit herkömmlichen Halbleiter-Herstellungsverfahren während oder nach der Herstellung des Halbleiterbauelementes 30 in diesem integrierbar. Damit ist gewährleistet, dass eine kostengünstige Herstellung in großen Stückzahlen möglich ist.
  • In 6 ist gezeigt, wie mehrere Halbleiterbauelemente 30 aus 4 gestapelt werden können. Hierbei ergibt sich die Möglichkeit einer direkten Verdrahtung zwischen zwei Halbleiterbauelementen 30. Auf einer inaktiven Seite 15 eines ersten Halbleiterbauelements 30a ist ein drittes Halbleiterbauelement 30c angeordnet. Hierbei werden die rückwärtigen Chipkontaktierungsbereiche 11a'' des dritten Halbleiterbauelements 30c mit den vorderen Chipkontaktierungsbereichen 11c' des ersten Halbleiterbauelements 30a verbunden. Ein solcher Stapel aus zweien oder auch mehreren Halbleiterbauelementen 30 kann in gleicher Weise wie ein einzelnes Halbleiterbauelement 30 auf dem Substrat 2 aufgebracht werden.
  • Obwohl die vorliegende Erfindung anhand der vorstehenden Ausführungsbeispiele beschrieben wurde, ist diese darauf nicht beschränkt.
  • Insbesondere sind nicht notwendigerweise alle Halbleiterbauelemente identisch. Hierbei ist denkbar, dass verschiedenartige Halbleiterbauelemente zu einem Modul zusammengefasst werden und ebenfalls von kürzesten Verbindungen zu einem gegenüberliegenden Halbleiterbauelement profitieren.

Claims (9)

  1. Halbleitervorrichtung mit: einem Substrat (2), welches eine erste (101) und eine zweite Kontaktierungsseite (102) aufweist, wobei mindestens eine vertikale Durchkontaktierungseinrichtung (20) zum Verbinden einer ersten Kontaktfläche (22a) auf der ersten Kontaktierungsseite (101) und eine zweite Kontaktfläche (22b) auf der zweiten Kontaktierungsseite (102) vorgesehen ist; einem ersten Halbleiterbauelement (10a, 30a), welches mit einem ersten Chipkontaktierungsbereich (11a) dem Substrat (2) zugewandt auf der ersten Kontaktierungsseite (101) angeordnet ist; und einem zweiten Halbleiterbauelement (10b, 30b), welches mit einem zweiten Chipkontaktierungsbereich (11a) dem Substrat (2) zugewandt auf der zweiten Kontaktierungsseite (102) angeordnet ist; wobei der erste Chipkontaktierungsbereich (11a) mit dem zweiten Chipkontaktierungsbereich (11b) über die vertikale Durchkontaktierungseinrichtung (20) leitend verbunden ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der erste Chipkontaktierungsbereich (10a, 30a) der ersten Kontaktierungsfläche (22a) und/oder der zweite Chipkontaktierungsbereich (10b, 30b) der zweiten Kontaktierungsfläche (22b) gegenüberliegend angeordnet ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei eine Kontaktierungseinrichtung (13a, 13b) auf dem ersten (11a) und/oder zweiten Chipkontaktierungsbereich (11b) vorgesehen ist, um eine leitende Verbindung zwischen der verti kalen Durchkontaktierungseinrichtung (20) und dem ersten (11a) und/oder zweiten Chipkontaktierungsbereich (11b) bereitzustellen.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die Kontaktierungseinrichtung (13a, 13b) ein Lotbällchen, einen leitfähigen Kleber (40) und/oder eine elastische Erhebung (41), auf welcher eine Leiterbahn (42) aufgebracht ist, aufweist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Chipkontaktierungsbereich (11a, 11b) einen vorderen Chipkontaktierungsbereich (11a', 11b') auf einer aktiven Seite (14a, 14b) und einen rückwärtigen Chipkontaktierungsbereich (11a'', 11b'') auf einer der aktiven Seite (14a, 14b) gegenüberliegenden inaktiven Seite (15a, 15b) des Halbleiterbauelements (30a, 30b) aufweist, wobei eine interne vertikale Durchkontaktierungseinrichtung (18a, 18b) innerhalb des Halbleiterbauelements (30a, 30b) vorgesehen ist, welche den vorderen (11a', 11b') und den rückwärtigen Chipkontaktierungsbereich (11a'', 11b'') miteinander leitend verbindet.
  6. Halbleitervorrichtung nach Anspruch 5, wobei das erste Halbleiterbauelement (30a) mit der aktiven Seite (14a) dem Substrat (2) zugewandt auf der ersten Kontaktierungsseite (101) angeordnet ist und das zweite Halbleiterbauelement (30b) mit der inaktiven Seite (15b) dem Substrat (2) zugewandt auf der zweiten Kontaktierungsseite (102) angeordnet ist.
  7. Halbleitervorrichtung nach Anspruch 5 oder 6, wobei ein drittes Halbleiterbauelement (30c) auf die dem Substrat (2) abgewandte Oberfläche eines Halbleiterbauelements (30a, 30b) derart angeordnet wird, dass ein vorderer Chipkontaktierungsbereich (11a', 11b', 11c') des einen der beiden Halbleiterbauelemente (30a, 30b, 30c) mit ei nem rückwärtigen Chipkontaktierungsbereich (11a', 11b', 11c') des zweiten der beiden Halbleiterbauelemente (30a, 30b, 30c) verbunden ist.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Halbleiterbauelemente (10a, 10b, 30a, 30b, 30c) ungehäust sind.
  9. Halbleitervorrichtung nach Anspruch 7, wobei zwei oder mehr Halbleiterbauelemente aufeinander angeordnet sind.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101166401B (zh) * 2006-10-16 2011-11-30 辉达公司 用于在高速系统中放置多个负载的方法和系统
US8228679B2 (en) * 2008-04-02 2012-07-24 Spansion Llc Connections for electronic devices on double-sided circuit board
JP4973761B2 (ja) * 2009-05-25 2012-07-11 株式会社デンソー 半導体装置
US8218329B2 (en) * 2010-03-29 2012-07-10 Xerox Corporation Back-to-back package accomplishing short signal path lengths
TWI485826B (zh) * 2012-05-25 2015-05-21 Ind Tech Res Inst 晶片堆疊結構以及晶片堆疊結構的製作方法
US9748227B2 (en) 2015-07-15 2017-08-29 Apple Inc. Dual-sided silicon integrated passive devices
EP4170712A3 (de) 2018-03-29 2023-07-12 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Elektronische anordnung und elektronisches system mit impedanzangepassten verbindungsstrukturen

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433422B1 (en) * 1999-05-31 2002-08-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit having semiconductor packages for mounting integrated circuit chips on both sides of a substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3736475A (en) * 1969-10-02 1973-05-29 Gen Electric Substrate supported semiconductive stack
JPH1064956A (ja) * 1996-08-20 1998-03-06 Fujitsu Ltd フェースダウンボンディング半導体装置
US6133637A (en) * 1997-01-24 2000-10-17 Rohm Co., Ltd. Semiconductor device having a plurality of semiconductor chips
JP3532788B2 (ja) * 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
JP2001068621A (ja) * 1999-06-21 2001-03-16 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US6350954B1 (en) * 2000-01-24 2002-02-26 Motorola Inc. Electronic device package, and method
US6775150B1 (en) * 2000-08-30 2004-08-10 Intel Corporation Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture
US6555920B2 (en) * 2001-07-02 2003-04-29 Intel Corporation Vertical electronic circuit package
US7030486B1 (en) * 2003-05-29 2006-04-18 Marshall Paul N High density integrated circuit package architecture
US7247517B2 (en) * 2003-09-30 2007-07-24 Intel Corporation Method and apparatus for a dual substrate package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433422B1 (en) * 1999-05-31 2002-08-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit having semiconductor packages for mounting integrated circuit chips on both sides of a substrate

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