DE102004030860B4 - Verfahren zum Schützen eines Metallisierungsgebiets in einer Halbleiterstrukturmit mindestens einem Metallisierungsgebiet - Google Patents
Verfahren zum Schützen eines Metallisierungsgebiets in einer Halbleiterstrukturmit mindestens einem Metallisierungsgebiet Download PDFInfo
- Publication number
- DE102004030860B4 DE102004030860B4 DE102004030860A DE102004030860A DE102004030860B4 DE 102004030860 B4 DE102004030860 B4 DE 102004030860B4 DE 102004030860 A DE102004030860 A DE 102004030860A DE 102004030860 A DE102004030860 A DE 102004030860A DE 102004030860 B4 DE102004030860 B4 DE 102004030860B4
- Authority
- DE
- Germany
- Prior art keywords
- metallization
- protective
- dielectric layer
- metallization region
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
– Bereitstellen eines Substrats (12) mit einer dielektrischen Schicht (16) mit einer Oberfläche, in der ein erster Hohlraum mit einer Barriereauskleidung (20) eines ausgewählten Materials an Seitenwänden und dem Boden eines Grabens hergestellt wird, und Auffüllen des ersten Hohlraums mit der Barriereauskleidung (20) mit einem leitenden Material (18A–18C), um mindestens ein Metallisierungsgebiet (22A–22C) mit freigelegter Oberfläche auszubilden;
– Herstellen eines Vertiefungsmusters aus Vertiefungen in der freiliegenden Oberfläche des mindestens einen Metallisierungsgebiets (22A–22C) unter der Oberfläche der dielektrischen Schicht (16); und
– Abscheiden einer Schicht (28) eines schützenden Einschlussmaterials auf der mit den Vertiefungen versehenen Oberfläche des mindestens einen Metallisierungsgebiets (22A–22C),
gekennzeichnet durch
die Bearbeitungsschritte des Verwendens der Schicht (28) aus dem schützenden Einschlussmaterial zum Bereitstellen einer selbstausgerichteten Ätzmaske und des Ätzens eines zweiten Hohlraums (34A, 34B) in die...
Description
- Die Erfindung betrifft ein Verfahren zum Schützen eines Metallisierungsgebiets in einer Halbleiterstruktur nach dem Oberbegriff des Patentanspruches 1.
- Wie es dem Fachmann bekannt ist, gehört es zu den jüngsten Bearbeitungstechniken betreffend integrierte Schaltkreise, damaszierte oder fein strukturierte, abgeschiedene Metallleitungen und Durchführungen aus Kupfer oder Wolfram zu polieren.
- Die sich ergebenden, freigelegten Metallleitungen und Durchführungen aus Kupfer oder Wolfram sind besonders anfällig für Korrosion, die sich aus anschließenden Bearbeitungsschritten ergibt. Demgemäß sind viele der effektiveren Bearbeitungsschritte einfach zu rau, als dass sie bei derartigen freigelegten Kupfer- oder Wolframleitungen verwendet werden könnten. Derartige Einschränkungen der verfügbaren Ätztechniken und anderer Bearbeitungsvorgänge erfordern teure Modifizierungen an einem billigeren Prozessablauf, der andernfalls verwendet werden könnte.
- Zum Beispiel ist es dem Fachmann bekannt, dass die meisten Halbleiterbauteile über mehrere Schaltungsschichten verfügen, die über Durchführungen verbunden sind, die durch isolierende und/oder dielektrische Materialien geätzt sind, die die zwei Schaltungsebenen trennen und die mit einem leitenden Material wie z. B. Kupfer oder Wolfram aufgefüllt sind. Um elektrische Kurzschlüsse zu vermeiden, ist es sehr bedeutsam, dass diese mit leitenden Metallen aufgefüllten Durchführungen nicht unbeabsichtigt mit anderen leitfähigen Leitungen und/oder Bauteilen in Kontakt gelangen. Da elektrische Schaltkreise und Bauteile in einem integrierten Chip sehr klein sind, kann ei ne Durchführung, die zwei Schaltungsebenen nicht erfolgreich miteinander verbindet, sondern nur um einige wenige zehn Mikrometer fehlausgerichtet ist, zu Kurzschlüssen führen und einen vollständigen Wafer mit Bauteilen nutzlos machen. Wie es dem Fachmann bekannt ist, sind die meisten fehlausgerichteten Durchführungen das Ergebnis einer fehlausgerichteten Ätzmaske. Daher ist es wesentlich, Vorkehrungen zu ergreifen, um sicher zu sein, dass nicht eine kleinere Fehlausrichtung zu Kurzschlüssen führt. Derzeit besteht eine der üblichen Maßnahmen zum Vermeiden derartiger zerstörender elektrischer Kurzschlüsse im Vergrößern der Fläche, die jedem Ätzvorgang für eine Durchführung zugeordnet ist. D. h., dass die Trennung zwischen Schaltkreisen oder elektrisch leitfähigen Leitungen und dem Ort, an dem eine Durchführung von einer oberen zu einer unteren Ebene geätzt wird, vergrößert wird. Dies ist selbstverständlich eine einfache und effektive Lösung. Unglücklicherweise stellt das Vergrößern der Fläche für jede Durchführung auch eine Vergeudung dar und verringert die Ausbeute, da jedes derartig Bauteil mit mehreren Schichten typischerweise mehrere Durchführungen enthält und da jeder Wafer hunderte von Bauteilen enthält.
- Verfahren der eingangs genannten Art sind aus der WO 00/54330 A1, US 2003/3710 A1 oder US 2002/195642 A1 bekannt. Weiterhin beschreibt die
US 6,365,971 B1 ein Verfahren, bei welchem Durchführungen zu einer tiefer liegenden Metallisierungsebene durch eine Isolierschicht eingebracht werden, was aber nicht in selbstjustierter Weise geschieht. - Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Schützen eines Metallisierungsgebiets in einer Halbleiterstruktur zu schaffen, bei denen ziemlich raue Bearbeitungsschritte an Substraten ausgeführt werden können, die feine integrierte Strukturen aus einem Metall wie z. B. Kupfer oder Wolfram enthalten.
- Diese Aufgabe ist durch das Verfahren gemäß dem Anspruch 1 gelöst.
- Durch das erfindungsgemäße Verfahren werden Metallisierungsgebiete eingeschlossen, um eine Zwischenstruktur zu erzeugen, wodurch aggressive Bearbeitungsschritte möglich sind, eine Wanderung von Metallionen oder Elektromigration verhindert wird und die Packungsdichte unter Verwendung der eingeschlossenen Metallisierungsgebiete als selbstausgerichtete Maske zum Ätzen von Hohlräumen wie Gräben oder Metallisierungsgebieten von einer oberen Metallisierungsebene durch ein Zwischendielektrikum zu einer unteren Ebene von Schaltkreisen oder einer Metallisierung erhöht wird. Das Einschließen und ein Einebnen nach dem Einschließen sorgen für eine glattere Oberfläche für eine anschließende Bearbeitung, und sie ermöglichen die Verwendung effektiverer und/oder aggressiverer Bearbeitungstechniken wie RIE (Reactive Ion Etching) auf Chlorbasis, und demgemäß wird die Erzeugung neuer Bauteilarchitekturen ermöglicht.
- Beim Verfahren gemäß der Erfindung ist ein Substrat mit einem Dielektrium mit einer Oberseite vorhanden, die mindestens ein Metallisierungsgebiet mit einer freigelegten Oberseite bildet, wie sie durch einen typischen Feinstrukturierprozess für Kupfer oder Wolfram geschaffen wird. Bei vielen Anwendungen enthält das durch den Feinstrukturierprozess erzeugte Metallisierungsgebiet auch eine Schutzauskleidung oder -barriere, die die Seiten und den Boden des Hohlraums, des Grabens oder der Durchführung bedeckt, bevor das Kupfer oder ein anderes Metall abgeschieden wird. Zu geeigneten Materialien für die Schutzauskleidung gehören, ohne dass hierauf eine notwendige Beschränkung bestünde, Tantal (Ta), Tantalnitrid (TaN, Titan (Ti), Titannitrid (TiN), Siliciumnitrid (SiN) und Siliciumcarbid (SiC). Die Oberfläche des freigelegten Kupfers oder der Metallisierung wird dann durch irgendeinen geeigneten Bearbeitungsschritt wie Nassätzen, RIE (Reactive Ion Etching) mit z. B. Co-NH3-Plasma zum Ätzen von Kupfer, IBE (Ion Beam Etching) oder modifiziertem CMP (Chemical Mechanical Polish) mit einer Vertiefungsstruktur versehen. Dann wird eine Schicht eines Schutzauskleidungsmaterials, wie Ta, TaN, Ti, TiN, SiN oder SiC, auf der mit Vertiefungen versehenen Oberfläche des Metallisierungsgebiets abgeschieden, um das Metallisierungsgebiet einzuschließen. Dann kann eine Einebnung durch CMP erfolgen, um für eine sehr glatte Oberfläche zu sorgen. Die eingeebneten, eingeschlossenen oder geschützten Metallisierungsgebiete sorgen für eine glattere Oberfläche für folgende Bearbeitungsschritte, und sie erlauben auch aggressivere oder rauere Bearbeitungsschritte. Gemäß einem ersten Beispiel kann ein Stapel magnetischer Filme auf der dielektrischen Schicht und den geschützten Metallisierungsgebieten abgeschieden werden. Der Stapel magnetischer Filme kann dann durch Chlor-unterstütztes RIE durch Ätzen strukturiert werden wobei dieser Vorgang zu korrodierend ist, als dass er bei freigelegten Kupfer- oder Wolframleitungen angewandt werden könnte. Gemäß einem zweiten Beispiel können zwei benachbarte eingeschlossene Metallisierungsgebiete als Maske zum Ätzen einer Durchführung von einer Oberfläche durch die Zwischenschicht hindurch verwendet werden, wenn die Auskleidung und der die Metallisierungsgebiete einschließende Einschluss aus einem Dielektrium bestehen. Dann kann in der Durchführung in direktem Kontakt mit dem Material, das die Leitungen einschließt, ein leitendes Metall, wie Kupfer mit einer Metallauskleidung, oder Wolfram abgeschieden werden, ohne dass die eingeschlossenen Metallisierungsgebiete kurzgeschlossen würden. Gemäß einer dritten Anwendung wirkt das die Metallisierungsgebiete einschließende Material als Barriere gegen Wanderung oder Elektromigration von Metallionen oder -atomen, wie z. B. Kupfer, in die Nähe empfindlicher Schaltungskomponenten. Schließlich sorgt das Einschließen der Metallisierungsgebiete für eine effektive Adhäsionsförderung und für Schutz gegen Oxidation oder Korrosion, so dass ein weiterer Bereich von Dielektrika für Filme verwendet werden kann, die auf den Metallisierungsgebieten abzuscheiden sind. Zum Beispiel könnte Siliciumoxid direkt, ohne Siliciumnitrid- Zwischenschicht, auf einem Metallisierungsgebiet verwendet werden, wodurch die effektive Dielektrizitätskonstante und die Kapazität der Struktur deutlich gesenkt werden könnten.
- Für ein vollständigeres Verständnis der Erfindung von Vorteilen derselben wird nun auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen Bezug genommen, die Folgendes zeigen.
-
1A –1C veranschaulichen typische bekannte Schritte beim Herstellen einer Metallisierungsebene durch einen Feinstrukturierprozess; -
2A –2D veranschaulichen anfängliche Bearbeitungsschritte zum Einschließen von Metallisierungsgebieten; -
3A und3B sowie4A bis4D veranschaulichen zwei Ausführungsformen der Erfindung, die zum Schützen von Metallisierungsgebieten gegen aggressive und raue Bearbeitungsschritte geeignet sind; und -
5A und5B veranschaulichen die Vorteile der Erfindung hinsichtlich einer Verringerung der Zellengröße einer elektronischen Schaltung, die durch Durchführungen mit einer unteren Metallisierungsschicht oder Schaltungen verbunden ist. - Nun werden die Ausgestaltung und Verwendung der derzeit bevorzugten Ausführungsformen der Erfindung detailliert erläutert. Es ist jedoch zu beachten, dass durch die Erfindung einige Konzepte geschaffen sind, die in einer großen Vielzahl von Ausführungsformen in speziellen Zusammenhängen realisiert werden können. Die speziellen Ausführungsformen, wie sie hier erörtert sind, veranschaulichen lediglich spezielle Vorgehensweisen zum Ausgestalten und Nutzen der Erfindung.
- Die
1A zeigt einen Querschnitt eines Substrats mit Metallisierungsgebieten (z. B. Gräben und/oder Durchführungen), die in einem Dielektrium ausgebildet sind. Typischerweise werden die Metallisierungsgebiete durch einen Feinstrukturierprozess hergestellt, jedoch könnten sie durch irgendeine andere geeignete Technik hergestellt werden. Wie dargestellt, verfügt ein Substrat10 über ein Dielektrium12 in einer ersten Ebene, das eine Anzahl verschiedener Typen ausgewählter Schaltkreise enthalten kann. Zum Beispiel können Verbindungs-Kontaktflecke14A und14B Verbindungen zu Metallisierungsgebieten oder Anschlüssen verschiedener Schaltkreise wie der Bitleitung von Speicherzellen, die in der dielektrischen Schicht12 liegen, repräsentieren. So ist zu beachten, dass das Substrat10 eine einzelne Schicht von Schaltkreisen oder Metallisierungsleitungen auf der Oberseite eines Siliciumwafers repräsentieren könnte, oder alternativ könnte der Begriff Substrat dazu verwendet werden, mehrere Schichten zu repräsentieren, die Schaltkreise miteinander verbinden. In jedem Fall ist eine Schicht16 aus dielektrischem Material dargestellt, in die mehrere Gräben18A ,18B und18C eingeätzt sind. Die Seitenwände und der Boden der Gräben sowie die Oberfläche der dielektrischen Schicht16 sind typischerweise durch eine Barriereschicht oder ein Barrieremetall20 bedeckt, wie z. B. Ta, TaN, Ti, TiN SiN oder SiC, das durch einen Prozess wie PVD (Plasma Vapor Deposition) oder CVD (Chemical Vapor Deposition) abgeschieden werden kann. Nachdem die Barriereschicht20 abgeschieden ist, wird ein geeignetes leitendes Material22 , wie Kupfer, abgeschieden, um den Graben aufzufüllen und die Oberfläche der dielektrischen Schicht16 zu bedecken. - Das überschüssige Kupfer oder leitende Material
22 sowie diejenigen Abschnitte der Barriereschicht oder des Barrierematerials20 , die die Oberfläche des dielektrischen Materials16 bedecken, werden dann entfernt, um Metallisierungsstreifen22A ,22B und22C auszubilden, die in den mit Barrieremetall20 ausgekleideten Gräben18A ,18B und18C vorhanden sind, wie es in der1C dargestellt ist. Die Konfiguration der1C kann z. B. durch einen zweistufigen CMP-Prozess realisiert werden. Der erste Polierschritt verwendet ein Poliermaterial, das als chemisch selektiv hinsichtlich der Barriereschicht20 gewählt ist, um das Kupfer oder eine andere Metallisierung bis herunter zu dieser zu entfernen, wie es in der1B dargestellt ist. Dann verwendet der zweite Polierschritt ein für das Dielektrium16 chemisch selektives Material, um diejenigen Teile der Barriereschicht oder des Barrierematerials20 zu entfernen, die sich auf diesem befinden, was zur Struktur der1C führt. Der Fachmann erkennt, dass bis zu diesem Punkt herkömmliche Feinstrukturier-Bearbeitungsschritte verwendet wurden. - Durch die Verwendung der Barriereschicht
20 an den beiden Seiten und dem Boden des Grabens werden die Metallisierungsgebiete eingeschlossen, um die Adhäsion zu verbessern, während eine Wanderung von Metallatomen oder -ionen, wie z. B. Kupfer, in das umgebende Dielektrium verhindert wird. Außerdem werden, wie es nachfolgend erörtert wird, durch ein vollständiges Einschließen der Metallleitungen (einschließlich der Oberseite) mit einem Material wie Ta, TaN, Ti, TiN SiN oder SiC diese Metallleitungen (die z. B. aus Kupfer oder Wolfram bestehen) geschützt, so dass in weiteren Schritten sehr raue oder aggressive Bearbeitungsschritte oder -methoden verwendet werden können. Die Fähigkeit, eine derartige aggressive Bearbeitung, wie z. B. Chlor-gestütztes RIE, zu verwenden, erlaubt die Herstellung neuer Bauteilearchitekturen. - Unter Bezugnahme auf die
2A und2B erfolgt nun eine Beschreibung anfänglicher Bearbeitungsschritte. Wie es in der2A dargestellt ist, wurde die Oberfläche der Metallisierungsgebiete22A ,22B und22C durch einen Bearbeitungsschritt mit Vertiefungen versehen, der so gewählt wurde, dass er für die dielektrische Schicht16 selektiv ist, wobei er auch für die Barriereschicht20 selektiv sein kann, was jedoch nicht der Fall sein muss. Ein effektives Bearbeitungsverfahren zum Versehen der Metallisierungsgebiete mit Vertiefungen besteht in der weiteren Verwendung von CMP auf solche Weise, dass der obere Teil der Kupfer- oder Metallisierungsleitungen22A ,22B und22C entfernt wird, wobei jedoch Selektivität hinsichtlich der dielektrischen Schicht16 besteht. Zu anderen geeigneten Bearbeitungsschritten gehören RIE-Plasma-Metallätzen (z. B. mit CO-NH3-Plasma zum Ätzen von Kupfer) oder Ätzen mittels Ionenfräsen (Sputtern) oder Nassätzen, durch das das Metall leicht entfernt ist, wobei jedoch wiederum Selektivität hinsichtlich der dielektrischen Schicht16 besteht. Unabhängig vom ausgewählten Bearbeitungsschritt besteht das in der2A dargestellte Ergebnis darin, dass die Oberfläche24 der Metallisierungsgebiete (z. B. aus Kupfer oder Wolfram)22A ,22B und22C bis unter die Oberfläche26 des dielektrischen Materials16 zwischen ungefähr 10 nm und 100 nm vertieft ist. - Nachdem das Metall mit Vertiefungen versehen wurde, wird eine Abdeckauskleidungs- oder Barriereschicht
28 aus einem ausgewählten Material auf dem dielektrischen Material16 und den mit Aussparungen versehenen Metallleitungen der2A abgeschieden. Demgemäß werden die Leitungen aus Kupfer oder einem anderen Metall vollständig durch die Auskleidung, wie z. B. Ta, TaN, Ti, TiN SiN oder SiC, eingeschlossen, wie es in der2B dargestellt ist. Bei einer Ausführungsform wird die Einschließschicht28 aus demselben Material gewählt, das zum Auskleiden der Gräben18A ,18B und18C verwendet wird. Jedoch ist die Verwendung desselben Materials nicht zwingend erforderlich, sondern es können andere Materialien verwendet werden, die zum Schützen der Metallleitungen (aus Kupfer bei der Ausführungsform) geeignet sind. - Es wird nun auf die
2C Bezug genommen, gemäß der das auf der dielektrischen Schicht16 vorhandene Auskleidungsmaterial28 durch irgendeinen geeigneten Prozess, wie z. B. CMP, bis auf die Oberfläche26 der dielektrischen Schicht16 eingeebnet wird. Dies führt dazu, dass die Metallisierungsgebiete22A ,22B und22C durch die Barriereauskleidung20 , die die Gräben auskleidet, und die Abdeckschicht oder das Abdeckmaterial28A ,28B und28C vollständig eingeschlossen sind, wie es in der2C dargestellt ist. Die Einebnung bei dieser Ausführungsform isoliert auch die Metallisierungsgebiete gegen benachbarte Metallisierungsgebiete, und sie sorgt für eine sehr glatte Oberfläche für folgende Bearbeitungsschritte. Alternativ kann die Barrierematerialschicht28 mit dafür ausreichender Dicke abgeschieden werden, dass sie so herunterpoliert werden kann, dass sie nicht nur die Metallisierungsgebiete einschließt, sondern auch eine eingeebnete Schicht des Barrierematerials verbleibt, die sowohl die Metallisierungsgebiete als auch die dielektrische Schicht16 bedeckt. Wie es unten erörtert wird, sorgt das Einschließen der Metallisierungsgebiete in ein geeignetes Material für die Möglichkeit zusätzlicher aggressiver und rauer Bearbeitungsschritte. - Es können zusätzliche Schichten elektronischer Elemente in Form von Metallisierungsleitungen über den eingeschlossenen Leitungen oder Metallisierungsgebieten, wie es in der
2D dargestellt ist, hergestellt werden. Zum Beispiel kann eine andere dielektrische Schicht29 direkt auf der Oberseite des schützenden Einschlussmaterials28A ,28B und28C und der dielektrischen Schicht16 abgeschieden werden. Das Einschlussmaterial28 ermöglicht es, die dielektrische Schicht29 direkt abzuscheiden, ohne zunächst eine Schicht aus Siliciumnitrid oder Siliciumcarbid herzustellen, wie dies typischerweise bei bekannten Prozessen erforderlich ist. Demgemäß kann, wenn Siliciumoxid oder ein Material mit niedrigem K-Wert als dielektrische Schicht29 in engem Kontakt mit den Metallisierungsgebieten aus Kupfer und/oder Wolfram verwendet wird, die Kapazität zwischen elektronischen Elementen und/oder Metallisierungsgebieten relativ zur Kapazität beim Stand der Technik verringert werden, bei der ein Material mit höherem K-Wert als Adhäsionsförderer und Diffusionssperrmaterial verwendet werden muss. - Es wird nun auf die
3A und3B sowie4A bis4D Bezug genommen, in denen Beispiele von Bearbeitungsverfahren veranschaulicht sind, die durch die Erfindung ermöglicht sind. - Wie es in der
3A dargestellt ist, kann ein MRAM (Magnet Random Access Memory) dadurch hergestellt werden, dass ein Stapel30 magnetischer Filme auf der Oberfläche der eingeebneten Struktur der2C hergestellt wird, wie es in der3A dargestellt ist. Dann wird ein Fotoresist oder eine alternative Hartmaske32 abgeschieden und strukturiert, wie es in der3A dargestellt ist. Wie es dem Fachmann bekannt ist, sind zum Ätzen eines magnetischen Stapels, wie des Stapels30 , häufig raue oder aggressive Bearbeitungsschritte erforderlich. Zum Beispiel kann der magnetische Stapel nun, wegen des Schutzeinschlusses der Metallisierungsgebiete, durch Chlor-gestütztes RIE geätzt werden. Bekannte Strukturen mit nicht eingeschlossenen Metallisierungsgebieten aus z. B. Kupfer oder Wolfram sind sehr schwierig mit Chemikalien auf Chlorbasis reaktiv zu ätzen, da praxisgerechte Endpunkte zu freigelegtem Kupfer oder Wolfram mit nicht akzeptierbarer Korrosion des Metalls durch das Chlor führen. Jedoch wird, gemäß der Erfindung, durch das Einschließen von Metallleitungen, z. B. aus Kupfer, durch ein Material, wie Ta, TaN, Ti, TiN SiN oder SiC, ein angemessener Schutz hinsichtlich eines wesentlichen Überätzens des magnetischen Stapels30 geschaffen, ohne dass es zu einer Korrosion der Metallleitungen, z. B. aus Kupfer oder Wolfram, käme. Die sich bei der Ausführungsform ergebende Struktur ist in der3B dargestellt. - Die
4A bis4D veranschaulichen eine alternative Ausführungsform, die die Verwendung aggressiver oder rauer Bearbeitungsschritte ermöglicht. Gemäß dieser Ausführungsform werden typischerweise die oben erörterten bekannten Bearbeitungsschritte verwendet, um die in der1B dargestellte Struktur zu erzielen. Dann werden, abweichend von der vorigen Ausführungsform, Abschnitte des schützenden Auskleidungsmaterials20 , das die dielektrische Schicht16 bedeckt, nicht entfernt, wie es in der1C dargestellt ist, sondern sie verbleiben. Das Metall im Graben wird erneut mit Vertiefungen versehen, wie es in der4A dargestellt ist, wozu einer der Prozesse verwendet wird, die oben unter Bezugnahme auf die2A erörtert sind. Dann wird ein geeigentes Barriere- oder schützendes Einschlussmaterial28A ,28B und28C , wie Ta, TaN, Ti, TiN SiN oder SiC, auf der Oberfläche24 der Kupferleitungen22A ,22B und22C abgeschieden, um die Aussparungen über den Kupfer- und Wolframleitungen durch einen Prozess aufzufüllen, wie er unter Bezugnahme auf die2B erörtert wurde. Das Barriere- oder Auskleidungsmaterial28 wird nicht nur in den Aussparungen über Kupferleitungen abgeschieden, sondern es wird auch über dem vorhandenen Auskleidungsmaterial20 , das zum Auskleiden der Gräben verwendet wurde, abgeschieden. Die Struktur wird dann einem CMP-Prozess unterzogen, um das Einschlussmaterial28 einzuebnen, wie es in der4B dargestellt ist, mit der Option des Wegpolierens des Auskleidungsmaterials20 über dem Dielektrium16 . Zum Beispiel werden gemäß einer Ausführungsform 40 nm TaN auf der Struktur abgeschieden und dann so poliert, dass eine Beschichtung von 20 nm verbleibt. Dann wird ein Stapel30 magnetischer Filme auf der eingeebneten Struktur abgeschieden, woraufhin eine Maske32 angebracht wird, wie es oben erörtert wurde und wie es auch in der4C dargestellt ist. Dann kann der magnetische Stapel30 mit einem rauen oder aggressiven Ätzschritt, z. B. durch einen Chlor-gestützen RIE-Prozess, geätzt werden, um die in der4D dargestellte Struktur zu erzeugen. - Nach dem Strukturieren des Stapels
30 magnetischer Filme kann eine Schicht eines geeigneten Materials wie Siliciumnitrid (SiN) oder Siliciumoxid (SiOx) auf der strukturierten Struktur abgeschieden werden und ein CMP-Prozess kann auf eine Weise ausgeführt werden, die dazu geeignet ist, mit noch einer anderen Ebene einer Metallisierung oder eines Schaltkreises fortzufahren. Es ist auch zu beachten, dass durch Auswählen eines Auskleidungsmaterials, wie Ta, TaN, Ti, TiN SiN oder SiC, die eingeschlossenen Metallleitungen während eines Ätzschritts als Harzmaske verwendet werden können. - Daher wird nun unter Bezugnahme auf die
2C gemeinsam mit den5A und5B ein zweiter Vorteil der Erfindung veranschaulicht. Wie dargestellt, sind die Barrierematerialien20 und28 , die die Metallleitungen22A und22B einschließen, zur Verwendung als Ätz-Harzmaske geeignet. Demgemäß kann, wie es in der5A dargestellt ist, das Dielektrium16 zwischen den eingeschlossenen Metallleitungen22A und22B weggeätzt werden, wobei selbstausgerichtete Durchführungen34A und34B verbleiben. Wie es ebenfalls dargestellt ist, kann ein geeignetes, gut leitendes Metall dazu verwendet werden, die Durchführungen34A und34B aufzufüllen, um leitende Stopfen35A und35B auszubilden, die nur geringfügig durch das Barrierematerial20 von den Metallisierungsgebieten22A ,22B und22C getrennt sind, jedoch nicht in elektrischem Kontakt mit diesen stehen. Dies kann dann besonders einfach realisiert werden, wenn die Auskleidung20 und das Einschlussmaterial28 so gewählt werden, dass sie Dielektrika sind, wie SiN oder SiC, in welchem Fall die geätzten Durchführungen auf natürliche Weise gegen die benachbarten Metallleitungen22A und22B isoliert sind. - Es wird nun auf die
5B Bezug genommen, in der beispielhaft eine Draufsicht einer Struktur dargestellt ist, die gemäß den Lehren dieser Erfindung dadurch hergestellt werden kann, dass Resiststreifen36A ,36B und36C so abgeschieden werden, dass sie senkrecht zu den Metallisierungsgebieten22A ,22B und22C verlaufen. Da Durchführungen genau platziert werden können, kann deutlich an Raum eingespart werden, wodurch wiederum die Ausbeute erhöht werden kann. - Bisherige Prozesse, die keinen Maskenprozess mit Selbstausrichtung gemäß der vorliegenden Erfindung verwenden, benötigen typischerweise den doppelten Abstand zwischen zwei parallelen Metallisierungsgebieten, um elektrische Kurzschlüsse und andere Beeinträchtigungen durch diese Ausrichtung zu minimieren.
- Es ist auch zu beachten, dass das Einschließen der Metallisierungsgebiete, wie oben erörtert, auch effektiv eine Wanderung von Metallionen, wie Kupfer, in umgebende oder benachbarte empfindliche elektronische Elemente oder Komponenten verhindert. Die Verwendung von Einschlussmaterialien wie Ta, TaN, Ti, TiN SiN oder SiC in Gräben und Durchführungen kann auch eine Oberflächendiffusion (z. B. entlang den Seiten der Gräben), wie sie sich bei Elektromigration zeigt, verhindern, und es zeigt sich ein hoher Nutzen als Diffusionsbarriere (z. B. aufgrund von Elektromigration in Durchführungen).
Claims (18)
- Verfahren zum Schützen eines Metallisierungsgebiets in einer Halbleiterstruktur zum Verbessern der weiteren Bearbeitung, mit den folgenden Schritten: – Bereitstellen eines Substrats (
12 ) mit einer dielektrischen Schicht (16 ) mit einer Oberfläche, in der ein erster Hohlraum mit einer Barriereauskleidung (20 ) eines ausgewählten Materials an Seitenwänden und dem Boden eines Grabens hergestellt wird, und Auffüllen des ersten Hohlraums mit der Barriereauskleidung (20 ) mit einem leitenden Material (18A –18C ), um mindestens ein Metallisierungsgebiet (22A –22C ) mit freigelegter Oberfläche auszubilden; – Herstellen eines Vertiefungsmusters aus Vertiefungen in der freiliegenden Oberfläche des mindestens einen Metallisierungsgebiets (22A –22C ) unter der Oberfläche der dielektrischen Schicht (16 ); und – Abscheiden einer Schicht (28 ) eines schützenden Einschlussmaterials auf der mit den Vertiefungen versehenen Oberfläche des mindestens einen Metallisierungsgebiets (22A –22C ), gekennzeichnet durch die Bearbeitungsschritte des Verwendens der Schicht (28 ) aus dem schützenden Einschlussmaterial zum Bereitstellen einer selbstausgerichteten Ätzmaske und des Ätzens eines zweiten Hohlraums (34A ,34B ) in die dielektrische Schicht, wobei der zweite Hohlraum durch das schützende Einschlussmaterial (28A –28C ) und die Barriereauskleidung (20 ) von dem Metallisierungsgebiet (22A –22C ) getrennt ist. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt des Herstellens von Vertiefungen einen der folgenden Bearbeitungsschritte beinhaltet: Nassätzen, reaktives Ionenätzen (RIE), Ionenstrahlätzen (IBE) und modifiziertes chemisch-mechanisches Polieren (CMP) einer feinen Struktur.
- Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Schritt des Abscheidens eines schützenden Einschlussmaterials den folgenden Schritt beinhaltet: Abscheiden der Schicht (
28 ) eines Materials, das aus der aus Tantal, Tantalnitrid, Titan, Titannitrid, Siliciumnitrid, Siliciumcarbid und Kombinationen derartiger Materialien bestehenden Gruppe ausgewählt wird, auf der mit Vertiefungen versehenen Oberfläche des mindestens einen Metallisierungsgebiets (22A –22C ). - Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Schritt des Abscheidens eines schützenden Einschlussmaterials die folgenden Schritte beinhaltet: Abscheiden der Schicht (
28 ) des Materials auf der Oberfläche der dielektrischen Schicht (16 ) und des mindestens einen Metallisierungsgebiets (22A –22C ), und Entfernen des schützenden Einschlussmaterials von der Oberfläche der dielektrischen Schicht (16 ). - Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Schritt des Entfernens des schützenden Einschlussmaterials einen CMP- oder Rückätzprozess zum Einebnen der Halbleiterstruktur beinhaltet.
- Verfahren nach einem der Ansprüche 1 bis 5, gekennzeichnet durch die Bearbeitungsschritte des Abscheidens eines Stapels (
30 ) magnetischer Filme auf der dielektrischen Schicht (16 ) und dem schützenden Einschlussmaterial, und des strukturierenden Ätzen dieses Stapels magnetischer Filme. - Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der Schritt des strukturierenden Ätzens den Schritt des Ätzens durch Chlor-gestütztes RIE beinhaltet.
- Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Barrierenauskleidung (
20 ) an den Seitenwänden und dem Boden des ersten Hohlraums SiC ist und das schützende Einschlussmaterial ein Isolator ist, der aus der aus SiN und SiC bestehenden Gruppe ausgewählt wird. - Verfahren nach einem der Ansprüche 1 bis 8, gekennzeichnet durch den weiteren Bearbeitungsschritt des Auffüllens des zweiten Hohlraums mit einem leitenden Material.
- Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das schützende Einschlussmaterial des mindestens einen Metallisierungsgebiets (
22A –22C ) so ausgewählt wird, dass Effekte einer Ionenwanderung und/oder einer Elektromigration aus dem das mindestens eine Metallisierungsgebiet (22A –22C ) bildenden Material verringert werden. - Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Vertiefungen mit einer Tiefe zwischen 10 nm und 100 nm versehen werden.
- Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass das das mindestens eine Metallisierungsgebiet (
22A –22C ) bildende Material aus der aus Kupfer und Wolfram bestehenden Gruppe ausgewählt wird. - Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Barriereauskleidung (
20 ) aus Tantal, Tantalnitrid, Titan, Titannitrid, Siliciumnitrid, Siliciumcarbid und Kombinationen dieser Materialien ausgewählt wird. - Verfahren nach einem der Ansprüche 1 bis 13, gekennzeichnet durch den Bearbeitungsschritt des Abscheidens einer weiteren dielektrischen Schicht direkt auf der Oberfläche des schützenden Einschlussmaterials und der Oberfläche der dielektrischen Schicht (
16 ). - Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass das Material, das das mindestens eine Metallisierungsgebiet (
22A –22c ) bildet, aus Kupfer und Wolfram ausgewählt wird, und dass die abgeschiedene weitere dielektrische Schicht ein Material ist, das aus Siliciumdioxid und einem Dielektrium mit niedrigem K-Wert ausgewählt wird. - Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass das schützende Einschlussmaterial mit der weiteren abgeschiedenen dielektrischen Schicht zusammenwirkt, um die Kapazität neu hergestellter Bauteile zu verringern.
- Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass andere Metallisierungsgebiete über der Schicht aus schützendem Einschlussmaterial angebracht werden.
- Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass die anderen Metallisierungsgebiete schützend eingeschlossen werden.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/610,609 | 2003-07-01 | ||
US10/610,609 US6812141B1 (en) | 2003-07-01 | 2003-07-01 | Recessed metal lines for protective enclosure in integrated circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102004030860A1 DE102004030860A1 (de) | 2005-02-03 |
DE102004030860B4 true DE102004030860B4 (de) | 2007-05-31 |
Family
ID=33300205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102004030860A Expired - Fee Related DE102004030860B4 (de) | 2003-07-01 | 2004-06-25 | Verfahren zum Schützen eines Metallisierungsgebiets in einer Halbleiterstrukturmit mindestens einem Metallisierungsgebiet |
Country Status (2)
Country | Link |
---|---|
US (1) | US6812141B1 (de) |
DE (1) | DE102004030860B4 (de) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7381638B1 (en) * | 1999-06-09 | 2008-06-03 | National Semiconductor Corporation | Fabrication technique using sputter etch and vacuum transfer |
US6974770B2 (en) * | 2003-06-20 | 2005-12-13 | Infineon Technologies Ag | Self-aligned mask to reduce cell layout area |
US7211446B2 (en) * | 2004-06-11 | 2007-05-01 | International Business Machines Corporation | Method of patterning a magnetic tunnel junction stack for a magneto-resistive random access memory |
JP2006060044A (ja) * | 2004-08-20 | 2006-03-02 | Canon Anelva Corp | 磁気抵抗効果素子の製造方法 |
JP2007300012A (ja) * | 2006-05-02 | 2007-11-15 | Seiko Epson Corp | 金属配線形成方法、アクティブマトリクス基板の製造方法、デバイス及び電気光学装置並びに電子機器 |
US20070297081A1 (en) * | 2006-06-27 | 2007-12-27 | Seagate Technology Llc | Magnetic device for current assisted magnetic recording |
US7550361B2 (en) * | 2007-01-02 | 2009-06-23 | International Business Machines Corporation | Trench structure and method for co-alignment of mixed optical and electron beam lithographic fabrication levels |
US20080259493A1 (en) * | 2007-02-05 | 2008-10-23 | Seagate Technology Llc | Wire-assisted write device with high thermal reliability |
US8339736B2 (en) * | 2007-06-20 | 2012-12-25 | Seagate Technology Llc | Wire-assisted magnetic write device with low power consumption |
US7855853B2 (en) * | 2007-06-20 | 2010-12-21 | Seagate Technology Llc | Magnetic write device with a cladded write assist element |
US7983002B2 (en) * | 2007-06-26 | 2011-07-19 | Seagate Technology Llc | Wire-assisted magnetic write device with a gapped trailing shield |
US8098455B2 (en) * | 2007-06-27 | 2012-01-17 | Seagate Technology Llc | Wire-assisted magnetic write device with phase shifted current |
DE102008044964B4 (de) * | 2008-08-29 | 2015-12-17 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verringerung der Leckströme und des dielektrischen Durchschlags in dielektrischen Materialien von Metallisierungssystemen von Halbleiterbauelementen durch die Herstellung von Aussparungen |
DE102008042107A1 (de) * | 2008-09-15 | 2010-03-18 | Robert Bosch Gmbh | Elektronisches Bauteil sowie Verfahren zu seiner Herstellung |
US8710661B2 (en) * | 2008-11-26 | 2014-04-29 | International Business Machines Corporation | Methods for selective reverse mask planarization and interconnect structures formed thereby |
ITTO20121080A1 (it) * | 2012-12-14 | 2014-06-15 | St Microelectronics Srl | Dispositivo a semiconduttore con elemento magnetico integrato provvisto di una struttura di barriera da contaminazione metallica e metodo di fabbricazione del dispositivo a semiconduttore |
FR3021455B1 (fr) * | 2014-05-21 | 2017-10-13 | St Microelectronics Crolles 2 Sas | Procede d'aplanissement d'evidements remplis de cuivre |
CN108701755A (zh) * | 2016-03-28 | 2018-10-23 | 英特尔公司 | 用于集成mram器件的互连帽盖过程以及所产生的结构 |
FR3061354B1 (fr) * | 2016-12-22 | 2021-06-11 | Commissariat Energie Atomique | Procede de realisation de composant comprenant des materiaux iii-v et des contacts compatibles de filiere silicium |
CN112713169A (zh) * | 2019-10-25 | 2021-04-27 | 中电海康集团有限公司 | 包括mram底电极制作工艺的制作方法及mram器件 |
US11139201B2 (en) * | 2019-11-04 | 2021-10-05 | International Business Machines Corporation | Top via with hybrid metallization |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000054330A1 (en) * | 1999-03-10 | 2000-09-14 | Advanced Micro Devices, Inc. | High-reliability damascene interconnect formation for semiconductor fabrication |
US6365971B1 (en) * | 1997-03-31 | 2002-04-02 | Intel Corporation | Unlanded vias with a low dielectric constant material as an intraline dielectric |
US20020195642A1 (en) * | 1993-08-10 | 2002-12-26 | Gurtej S. Sandhu | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
US20030003710A1 (en) * | 2001-06-29 | 2003-01-02 | Anjaneya Modak | Method of making a semiconductor device that includes a dual damascene interconnect |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6294456B1 (en) * | 1998-11-27 | 2001-09-25 | Taiwan Semiconductor Manufacturing Company | Method of prefilling of keyhole at the top metal level with photoresist to prevent passivation damage even for a severe top metal rule |
US6576545B1 (en) * | 2001-03-29 | 2003-06-10 | Advanced Micro Devices, Inc. | Semiconductor devices with dual nature capping/ARC layers on fluorine doped silica glass inter-layer dielectrics and method of forming capping/ARC layers |
-
2003
- 2003-07-01 US US10/610,609 patent/US6812141B1/en not_active Expired - Fee Related
-
2004
- 2004-06-25 DE DE102004030860A patent/DE102004030860B4/de not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020195642A1 (en) * | 1993-08-10 | 2002-12-26 | Gurtej S. Sandhu | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
US6365971B1 (en) * | 1997-03-31 | 2002-04-02 | Intel Corporation | Unlanded vias with a low dielectric constant material as an intraline dielectric |
WO2000054330A1 (en) * | 1999-03-10 | 2000-09-14 | Advanced Micro Devices, Inc. | High-reliability damascene interconnect formation for semiconductor fabrication |
US20030003710A1 (en) * | 2001-06-29 | 2003-01-02 | Anjaneya Modak | Method of making a semiconductor device that includes a dual damascene interconnect |
Also Published As
Publication number | Publication date |
---|---|
US6812141B1 (en) | 2004-11-02 |
DE102004030860A1 (de) | 2005-02-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102004030860B4 (de) | Verfahren zum Schützen eines Metallisierungsgebiets in einer Halbleiterstrukturmit mindestens einem Metallisierungsgebiet | |
DE102009023377B4 (de) | Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustiertem Luftspalt | |
DE102011002769B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement | |
DE102005020060B4 (de) | Verfahren zum Strukturieren eines Dielektrikums mit kleinem ε unter Anwendung einer Hartmaske | |
DE102008021568B3 (de) | Verfahren zum Reduzieren der Erosion einer Metalldeckschicht während einer Kontaktlochstrukturierung in Halbleiterbauelementen und Halbleiterbauelement mit einem schützenden Material zum Reduzieren der Erosion der Metalldeckschicht | |
DE102008006962B4 (de) | Verfahren zur Herstellung von Halbleiterbauelementen mit einem Kondensator im Metallisierungssystem | |
DE102004042169B4 (de) | Technik zur Erhöhung des Füllvermögens in einem elektrochemischen Abscheideprozess durch Verrundung der Kanten und Gräben | |
DE60132152T2 (de) | Herstellungsverfahren von einem randlosen Kontakt auf Bitleitungskontaktstutzen mit einer Ätzstopschicht | |
DE10054109C2 (de) | Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist | |
DE10261466B4 (de) | Verfahren zur Herstellung einer leitenden Barrierenschicht mit verbesserten Haft- und Widerstandseigenschaften | |
DE102019200054B4 (de) | Verfahren zum Strukturieren von Metallisierungsleitungen mit variabler Breite | |
DE102007046846A1 (de) | Seitenwandschutzschicht | |
DE102005034667A1 (de) | Einkapseln von Leiterbahnen von Halbleiter-Einrichtungen | |
DE102009006798A1 (de) | Verfahren zur Herstellung eines Metallisierungssystems eines Halbleiterbauelements unter Anwendung einer Hartmaske zum Definieren der Größe der Kontaktdurchführung | |
DE102007009912B4 (de) | Verfahren zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein fortschrittliches Integrationsschema | |
DE102008044964B4 (de) | Verringerung der Leckströme und des dielektrischen Durchschlags in dielektrischen Materialien von Metallisierungssystemen von Halbleiterbauelementen durch die Herstellung von Aussparungen | |
DE102005057061B3 (de) | Verfahren zum Entfernen einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfer-metallisierungsschicht | |
DE10328350A1 (de) | Isolierende Deckschicht und leitende Deckschicht in Halbleiterbauelementen mit magnetischen Materiallagen | |
DE102004029355B4 (de) | Verfahren mit selbstausgerichteter Maske zum Verringern der Zellenlayoutfläche | |
DE102006025405B4 (de) | Verfahren zur Herstellung einer Metallisierungsschicht eines Halbleiterbauelements mit unterschiedlich dicken Metallleitungen | |
DE102006041004B4 (de) | Technik zum Reduzieren plasmainduzierter Ätzschäden während der Herstellung von Kontaktdurchführungen in Zwischenschichtdielektrika | |
DE102008026211B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelements mit Metallleitungen mit einer selektiv gebildeten dielektrischen Deckschicht | |
DE102004034820B4 (de) | Verfahren zum Einebnen aktiver Schichten von TMR-Bauelementen auf einer Halbleiterstruktur | |
DE19845858A1 (de) | Halbleitervorrichtung und zugehöriges Herstellungsverfahren | |
DE102010003560B4 (de) | Halbleiterbauelement mit einem Kondensator in einem Metallisierungssystem, der durch ein Hartmaskenstrukturierungsschema hergestellt ist |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: QIMONDA AG, 81739 MUENCHEN, DE Owner name: INTERNATIONAL BUSINESS MACHINES CORP., ARMONK,, US |
|
8364 | No opposition during term of opposition | ||
R081 | Change of applicant/patentee |
Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES, QIMONDA AG, , US Owner name: INTERNATIONAL BUSINESS MACHINES CORP., ARMONK, US Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES, QIMONDA AG, , US Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNERS: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US; QIMONDA AG, 81739 MUENCHEN, DE Owner name: INTERNATIONAL BUSINESS MACHINES CORP., ARMONK, US Free format text: FORMER OWNERS: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US; QIMONDA AG, 81739 MUENCHEN, DE |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |