DE102004009567B4 - Verdrahtungsträger zur Aufnahme von Chips - Google Patents

Verdrahtungsträger zur Aufnahme von Chips Download PDF

Info

Publication number
DE102004009567B4
DE102004009567B4 DE200410009567 DE102004009567A DE102004009567B4 DE 102004009567 B4 DE102004009567 B4 DE 102004009567B4 DE 200410009567 DE200410009567 DE 200410009567 DE 102004009567 A DE102004009567 A DE 102004009567A DE 102004009567 B4 DE102004009567 B4 DE 102004009567B4
Authority
DE
Germany
Prior art keywords
wiring
wiring substrate
edge strips
transverse webs
carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE200410009567
Other languages
English (en)
Other versions
DE102004009567A1 (de
Inventor
Rüdiger Dr. Uhlmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE200410009567 priority Critical patent/DE102004009567B4/de
Priority to JP2005047277A priority patent/JP2005244233A/ja
Publication of DE102004009567A1 publication Critical patent/DE102004009567A1/de
Application granted granted Critical
Publication of DE102004009567B4 publication Critical patent/DE102004009567B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0097Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0393Flexible materials
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2009Reinforced areas, e.g. for a specific part of a flexible printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15Position of the PCB during processing
    • H05K2203/1545Continuous processing, i.e. involving rolls moving a band-like or solid carrier along a continuous production path

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

Verdrahtungsträger zur Aufnahme von Chips oder dergleichen, bestehend aus einem festen Verbund von einer oder mehreren Lagen eines isolierenden Trägermateriales, mit strukturierten Leitbahnen zwischen, den Lagen und/oder auf dessen Außenseiten, wobei auf beiden Außenseiten ein Lötstopplack aufgebracht ist, mit einer Aufteilung des Verdrahtungsträgers in funktionelle Einheiten, derart, dass der oder die Teile des Verdrahtungsträgers, die in Gehäuse von Halbleiterbauelementen eingehen, besonders dünn ausgebildet sind und dass zumindest Querstege (3) und/oder Randstreifen (2) des Verdrahtungsträgers eine höhere Biegesteifigkeit aufweisen, wobei die Randstreifen (2) und die Querstege (3) und weitere Leitbahnbereiche vollflächig und ohne Unterbrechung durchgehend und auf beiden Seiten bis dicht an die Gehäuse im inneren Bereich (1) reichend mit Leitbahnmaterial belegt sind.

Description

  • Die Erfindung betrifft einen Verdrahtungsträger zur Aufnahme von Chips oder dergleichen, bestehend aus einem festen Verbund von einer oder mehreren Lagen eines isolierenden Trägermateriales, mit strukturierten Leitbahnen zwischen den Lagen und/oder auf dessen Außenseiten, wobei auf beiden Außenseiten ein Lötstopplack aufgebracht ist.
  • Da derartige Verdrahtungsträger zur Montage und dem elektrischen Anschluss von Chips oder anderen aktiven oder passiven Bauelementen sowohl manuell gehandhabt werden, als auch innerhalb des Fertigungsprozesses maschinell transportiert werden müssen, ist es notwendig, dass diese eine ausreichende mechanische Stabilität, insbesondere Biegesteifigkeit, aufweisen. Die erforderliche Biegesteifigkeit wird dadurch erreicht, dass der Verdrahtungsträger in Abhängigkeit von seiner Fläche eine ausreichende Dicke aufweisen muss.
  • Die beschriebenen Verdrahtungsträger dienen als Grundelemente für Halbleiterbauelemente in BGA (Ball Grid Array)- und FBGA (Fine Ball Grid Array)- bzw. µBGA-Gehäusen. Da zunehmend dünnere Gehäuse verlangt werden, werden auch sehr dünne Verdrahtungsträger erforderlich, deren Biegesteifigkeit für den Fertigungsprozess dann nicht mehr ausreicht.
  • Ein möglicher Ausweg wäre, sehr dünne und damit unzureichend biegesteife Verdrahtungsträger in einem gesonderten steifen Hilfsrahmen zu befestigen und bis zur Fertigstellung des Halbleiterbauelementes mit dem Verdrahtungsträger verbunden zu lassen. Ein Beispiel hierfür geht aus der US 2003/0218262 A1 hervor. Hier wird für die Herstellung einer Halbleiteranordnung ein besonders dünner Verdrahtungsträger verwendet, dessen äußerer Rand mit einem aus Metall bestehenden Trag rahmen durch Verkleben fest verbunden ist. Dieser Tragrahmen unterstützt den äußeren Randbereich des Verdrahtungsträgers.
  • Nachteile einer solchen Lösung sind der zusätzliche Aufwand für den Tragrahmen und der Aufwand für die passgenaue Befestigung der dünnen Verdrahtungsträger im Tragrahmen. Wesentlich schwerwiegender wäre jedoch der Umstand, dass die Tragrahmen größere Abmessungen als die Verdrahtungsträger aufweisen und insbesondere eine erhebliche Dicke aufweisen, so dass eine Anpassung des gesamten Transportsystems notwendig wäre. Darüber hinaus erhöhen die zusätzlich herzustellenden Tragrahmen und deren Montage am Verdrahtungsträger die Fertigungskosten. Eine Alternative wäre die Verwendung kleinerer Verdrahtungsträger, was wiederum eine geringere Nutzfläche auf dem Verdrahtungsträger ergeben würde.
  • Eine ähnliche Konstruktion zeigt die US 6 232 151 B1 . Auch hier ist ein Tragrahmen größerer Dicke vorgesehen, der ein gutes Handling ermöglicht. Nachteilig ist auch hier, dass speziell angepasste Transportsysteme erforderlich sind.
  • Weiterhin zeigt die EP 0 997 942 A2 ein Chipsize-Package, bei dem ein Interposer-Substrat verwendet wird, bei dem auf beiden Seiten ein Lötstopplack aufgebracht ist. Dieser für die Chipmontage unbedingt erforderliche Lötstopplack hat hier allerdings keinerlei mechanische Funktion, was bei einem Chipsize-Package auch nicht erforderlich ist.
  • In der US 6 414 849 B1 wird eine Trägerplatine beschrieben, die mit einem Verstärkungsrand und einer deutlich profilierten Oberfläche versehen ist. Eine solche Trägerplatine ist in der Herstellung zu aufwändig.
  • Schließlich werden in der WO 02/0936649 A2 und der WO 02/45164 A2 Halbleiterbauelemente-Packages beschrieben, bei denen Verstärkungsbereiche vorgesehen sind, die den Montageprozess sicherer gestalten sollen.
  • Der Erfindung liegt nunmehr die Aufgabe zugrunde, einen Verdrahtungsträger für Chips zu schaffen, der einerseits besonders dünn ist und der andererseits die notwendige Stabilität aufweist.
  • Erreicht wird das durch die Merkmale des Anspruchs 1. Weitere Ausgestaltungen gehen aus den zugehörigen Unteransprüchen hervor.
  • Bevorzugt wird die höhere Biegesteifigkeit dadurch, dass die Querstege und/oder Randstreifen besonders breit ausgebildet sind.
  • In einer besonderen Fortbildung der Erfindung sind die Randstreifen und die Querstege und weitere Leitbahnbereiche mit Leitbahnmaterial belegt, was auch eine höhere Materialdicke aufweisen kann, als in den übrigen Bereichen. Dadurch erhalten diese Teile des Verdrahtungsträgers eine noch höhere Biegesteifigkeit.
  • In einer Variante der Erfindung kann der Zuwachs an Materialdicke durch zusätzlich aufgebrachte Schichten aus Kupfer und/oder Nickel erreicht werden.
  • Eine weitere Ausgestaltung der Erfindung sieht vor, dass die Außenseiten des Verdrahtungsträgers im Bereich der Randstreifen sowie die Querstege beidseitig mit einem Lötstopplack beschichtet sind.
  • Wird eine unterschiedliche Schichtstärke und/oder Flächenbelegung des Lötstopplackes auf den beiden Außenseiten des Verdrahtungsträgers vorgesehen, kann erreicht werden, dass sich beim Aushärten des Lötstopplackes durch Schrumpfprozesse eine versteifende Querverkrümmung über die gesamte Länge des Verdrahtungsträgers ausbildet.
  • Zusätzlich zu den vorstehenden Maßnahmen besteht die Möglichkeit, in den Randstreifen mindestens eine in Längsrichtung des Verdrahtungsträgers verlaufende Sicke einzubringen, was gegebenenfalls in begrenztem Maße durch Heißpressen erfolgen kann.
  • Weiterhin sollten die Randstreifen und die Querstege im wesentlichen frei von Durchbrüchen oder Bohrungen sein.
  • Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. Die zugehörige Zeichnungsfigur zeigt einen erfindungsgemäß ausgestatteten Verdrahtungsträger.
  • In der Zeichnungsfigur ist ein Verdrahtungsträger mit zwei inneren Gebieten 1, einem genügend breiten Randstreifen 2 an sämtlichen vier Außenkanten und ein Quersteg 3 schematisch dargestellt. In jedem inneren Gebiet jeweils rechts und links des Querstreifens befinden sich entsprechende Strukturen zur Aufnahme von Chips und zur Ausbildung von jeweils sechs Halbleiterbauelementen.
  • Das Ausgangsmaterial des Verdrahtungsträgers ist ein sehr dünnes, auf beiden Seiten mit Leitbahnebenen aus Kupfer belegtes Basismaterial, dessen Dicke den Anforderungen dünner Bauelemente entspricht und welches nach einer entsprechenden Strukturierung und Beschichtungsschritten Bestandteil des Halbleiterbauelementes wird.
  • Zum Transport des Verdrahtungsträgers in entsprechenden Transporteinrichtungen sind im Randstreifen 2 Bohrungen 4 vorgesehen, deren Durchmesser relativ klein zur Breite des Randstreifens 2 gestaltet ist. Weiterhin ist im Quersteg 3 ein für die Wärmeausdehnung vorgesehener langer schmaler Durchbruch 5 so angeordnet und gestaltet, dass die Biegesteifigkeit des Quersteges in seiner Längsrichtung nur unwesentlich verringert wird.
  • Der Randstreifen 2 und der Quersteg 3 sind auf beiden Seiten des Verdrahtungsträgers mit Ausnahme der Bohrungen 4 und des Durchbruches 5 im Trägermaterial vollflächig und ohne Unterbrechungen mit der Leitbahnebene aus Kupfer belegt. Auf der Oberseite sind noch mehrere, für Sägemarken notwendige Öffnungen 6 in der Leitbahnebene angeordnet, wobei die Abmessungen der Öffnungen 6 klein zur Breite des Randstreifens 2 gestaltet sind.
  • Auf beiden Seiten des Verdrahtungsträgers ist die Dicke der Randstreifen 2 und des Quersteges 3 durch Auftragen von zusätzlichem Nickel und/oder Kupfer erhöht. Weiterhin kann in diesen Bereichen zusätzlich ein Lötstopplack aufgetragen werden, was die Biegesteifigkeit weiter erhöht.
  • Wird eine unterschiedliche Schichtstärke und/oder Flächenbelegung des Lötstopplackes auf den beiden Außenseiten des Verdrahtungsträgers vorgesehen, kann erreicht werden, dass sich beim Aushärten des Lötstopplackes durch Schrumpfprozesse eine versteifende Querverkrümmung über die gesamte Länge des Verdrahtungsträgers ausbildet.
  • Zusätzlich zu den vorstehenden beschrieben Maßnahmen besteht die Möglichkeit, in den Randstreifen 2 mindestens eine in Längsrichtung des Verdrahtungsträgers verlaufende Sicke ein zubringen, was gegebenenfalls in begrenztem Maße durch Heißpressen erfolgen kann.
  • 1
    inneres Gebiet
    2
    Randstreifen
    3
    Quersteg
    4
    Bohrung
    5
    Durchbruch
    6
    Öffnung

Claims (9)

  1. Verdrahtungsträger zur Aufnahme von Chips oder dergleichen, bestehend aus einem festen Verbund von einer oder mehreren Lagen eines isolierenden Trägermateriales, mit strukturierten Leitbahnen zwischen, den Lagen und/oder auf dessen Außenseiten, wobei auf beiden Außenseiten ein Lötstopplack aufgebracht ist, mit einer Aufteilung des Verdrahtungsträgers in funktionelle Einheiten, derart, dass der oder die Teile des Verdrahtungsträgers, die in Gehäuse von Halbleiterbauelementen eingehen, besonders dünn ausgebildet sind und dass zumindest Querstege (3) und/oder Randstreifen (2) des Verdrahtungsträgers eine höhere Biegesteifigkeit aufweisen, wobei die Randstreifen (2) und die Querstege (3) und weitere Leitbahnbereiche vollflächig und ohne Unterbrechung durchgehend und auf beiden Seiten bis dicht an die Gehäuse im inneren Bereich (1) reichend mit Leitbahnmaterial belegt sind.
  2. Verdrahtungsträger nach Anspruch 1, dadurch gekennzeichnet, dass die Querstege (3) und/oder Randstreifen (2) besonders breit ausgebildet sind.
  3. Verdrahtungsträger nach Anspruch 1, dadurch gekennzeichnet, dass das Leitbahnmaterial mit größerer Materialdicke aufgebracht ist.
  4. Verdrahtungsträger nach Anspruch 1, dadurch gekennzeichnet, dass der Zuwachs an Materialdicke durch zusätzlich aufgebrachte Schichten aus Kupfer und/oder Nickel erreicht wird.
  5. Verdrahtungsträger nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, dass die Außenseiten des Verdrahtungsträgers im Bereich der Randstreifen (2) sowie die Querstege (3) beidseitig mit einem Lötstopplack beschichtet sind.
  6. Verdrahtungsträger nach Anspruch 5, dadurch gekennzeichnet, dass die Schichtstärke und/oder Flächenbelegung des Lötstopplackes auf den beiden Außenseiten des Verdrahtungsträgers unterschiedlich ist.
  7. Verdrahtungsträger nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass in den Randstreifen (2) mindestens eine in Längsrichtung des Verdrahtungsträgers verlaufende Sicke eingebracht ist.
  8. Verdrahtungsträger nach Anspruch 7, dadurch gekennzeichnet, dass die Sicke durch Heißpressen eingebracht ist.
  9. Verdrahtungsträger nach den Ansprüchen 1 bis 8, dadurch gekennzeichnet, dass die Randstreifen (2) und die Querstege (3) im wesentlichen frei von Durchbrüchen (5) oder Öffnungen (6) sind.
DE200410009567 2004-02-25 2004-02-25 Verdrahtungsträger zur Aufnahme von Chips Expired - Fee Related DE102004009567B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE200410009567 DE102004009567B4 (de) 2004-02-25 2004-02-25 Verdrahtungsträger zur Aufnahme von Chips
JP2005047277A JP2005244233A (ja) 2004-02-25 2005-02-23 チップを収容するための配線キャリア

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE200410009567 DE102004009567B4 (de) 2004-02-25 2004-02-25 Verdrahtungsträger zur Aufnahme von Chips

Publications (2)

Publication Number Publication Date
DE102004009567A1 DE102004009567A1 (de) 2005-09-29
DE102004009567B4 true DE102004009567B4 (de) 2007-01-04

Family

ID=34894875

Family Applications (1)

Application Number Title Priority Date Filing Date
DE200410009567 Expired - Fee Related DE102004009567B4 (de) 2004-02-25 2004-02-25 Verdrahtungsträger zur Aufnahme von Chips

Country Status (2)

Country Link
JP (1) JP2005244233A (de)
DE (1) DE102004009567B4 (de)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0997942A2 (de) * 1998-10-30 2000-05-03 Shinko Electric Industries Co. Ltd. Chipgrosses Halbleitergehäuse und seine Herstellung
US6232151B1 (en) * 1999-11-01 2001-05-15 General Electric Company Power electronic module packaging
WO2002045164A2 (en) * 2000-12-01 2002-06-06 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US6414849B1 (en) * 1999-10-29 2002-07-02 Stmicroelectronics, Inc. Low stress and low profile cavity down flip chip and wire bond BGA package
WO2002093649A2 (fr) * 2001-05-11 2002-11-21 Valtronic S.A. Module electronique et son procede d'assemblage
US20030218262A1 (en) * 2002-05-21 2003-11-27 Toru Saga Semiconductor device and its manufacturing method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000138307A (ja) * 1998-10-29 2000-05-16 Hitachi Cable Ltd 半導体装置用中間製品
JP2000269375A (ja) * 1999-03-15 2000-09-29 Hitachi Ltd 半導体装置およびその製造方法
JP3314304B2 (ja) * 1999-06-07 2002-08-12 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ用の回路基板
JP3404352B2 (ja) * 2000-03-29 2003-05-06 京セラ株式会社 多数個取りセラミック配線基板
JP3591524B2 (ja) * 2002-05-27 2004-11-24 日本電気株式会社 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0997942A2 (de) * 1998-10-30 2000-05-03 Shinko Electric Industries Co. Ltd. Chipgrosses Halbleitergehäuse und seine Herstellung
US6414849B1 (en) * 1999-10-29 2002-07-02 Stmicroelectronics, Inc. Low stress and low profile cavity down flip chip and wire bond BGA package
US6232151B1 (en) * 1999-11-01 2001-05-15 General Electric Company Power electronic module packaging
WO2002045164A2 (en) * 2000-12-01 2002-06-06 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
WO2002093649A2 (fr) * 2001-05-11 2002-11-21 Valtronic S.A. Module electronique et son procede d'assemblage
US20030218262A1 (en) * 2002-05-21 2003-11-27 Toru Saga Semiconductor device and its manufacturing method

Also Published As

Publication number Publication date
JP2005244233A (ja) 2005-09-08
DE102004009567A1 (de) 2005-09-29

Similar Documents

Publication Publication Date Title
DE112007002446B4 (de) Elektronische Schaltungsvorrichtung und Verfahren zu ihrer Herstellung
DE3913221C2 (de) Halbleiteranordnung mit Leiterrahmen und Formharzgehäuse
DE3814469C2 (de)
EP2566308B1 (de) Verfahren zur Bestückung einer Leiterplatte
DE102012201172B4 (de) Verfahren zur Herstellung eines Leistungshalbleitermoduls mit geprägter Bodenplatte
DE102006001767A1 (de) Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
DE102014206601A1 (de) Verfahren zum Montieren eines elektrischen Bauelements, bei der eine Haube zum Einsatz kommt, und zur Anwendung in diesem Verfahren geeignete Haube
DE102006003137A1 (de) Elektronikpackung und Packungsverfahren
EP0718886A1 (de) Leistungshalbleitermodul
EP0844808B1 (de) Leiterplattenanordnung
DE102019202715A1 (de) Folienbasiertes package mit distanzausgleich
DE10240460A1 (de) Universelles Halbleitergehäuse mit vorvernetzten Kunststoffeinbettmassen und Verfahren zur Herstellung desselben
EP1631988B1 (de) Leistungshalbleitermodul
EP1506577B1 (de) Verbindungseinrichtung zum kontaktieren eines halbleiter-bauelementes
DE10324615A1 (de) Elektronisches Bauteil und Verfahren, sowie Vorrichtung zur Herstellung des elektronischen Bauteils
DE19627543B9 (de) Multi-Layer-Substrat sowie Verfahren zu seiner Herstellung
DE10210041B4 (de) Wärmeableitvorrichtung zum Ableiten von Wärme, die von einem elektrischen Bauelement erzeugt wird und Verfahren zum Herstellen einer derartigen Wärmeableitvorrichtung
DE102004009567B4 (de) Verdrahtungsträger zur Aufnahme von Chips
DE4443424B4 (de) Anordnungen aus einem mehrschichtigen Substrat und einem Leistungselement und Verfahren zu ihrer Herstellung
DE19543260A1 (de) Elektrische Bauelementeanordnung mit mehreren in einem Gehäuse angeordneten elektrischen Bauelementen
DE102015204915B4 (de) Wärmeleitkörper mit einer Koppeloberfläche mit Vertiefung und Wärmetransfervorrichtung
DE102004027788A1 (de) Halbleiterbasisbauteil mit Umverdrahtungssubstrat und Zwischenverdrahtungsplatte für einen Halbleiterbauteilstapel sowie Verfahren zu deren Herstellung
EP2302987B1 (de) Integration von SMD-Bauteilen in ein IC-Gehäuse
DE10139985A1 (de) Elektronisches Bauteil mit einem Halbleiterchip sowie Verfahren zu seiner Herstellung
DE10108081A1 (de) Anordnung eines Halbleiterchips auf einem Substrat

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee