DE10146509C2 - Integrierte Schaltung mit einer Eingangsschaltung - Google Patents
Integrierte Schaltung mit einer EingangsschaltungInfo
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- DE10146509C2 DE10146509C2 DE2001146509 DE10146509A DE10146509C2 DE 10146509 C2 DE10146509 C2 DE 10146509C2 DE 2001146509 DE2001146509 DE 2001146509 DE 10146509 A DE10146509 A DE 10146509A DE 10146509 C2 DE10146509 C2 DE 10146509C2
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Description
Die Erfindung betrifft eine integrierte Schaltung mit einer
Referenzspannungsquelle für eine Eingangsschaltung.
In integrierten Schaltungen sind Eingangsschaltungen vorgese
hen, um Signale über eine Busleitung zu empfangen und dann
innerhalb der integrierten Schaltung weiterzuverarbeiten. Um
zu erkennen, ob auf der Busleitung gerade ein High- oder ein
Low-Signal anliegt, vergleicht man das Signal auf der Buslei
tung im Allgemeinen mit einer Referenzspannung VRef, die zwi
schen den vorbestimmten Pegeln des High- und des Low-Signales
liegt. Liegt der Spannungspegel des empfangenen Signals un
terhalb der Referenzspannung VRef, wird ein Low-Zustand, liegt
er darüber, wird ein High-Zustand erkannt.
Üblicherweise wird bisher die Referenzspannung VRef über einen
besonderen externen Anschluss der integrierten Schaltung von
außen zugeführt. Dies hat den Nachteil, dass ein weiterer An
schluss für die integrierte Schaltung vorgesehen sein muss
und dass neben der oder den Versorgungsspannungen auch die
Referenzspannung extern zur Verfügung gestellt sein muss.
Eine weitere Alternative besteht darin, die Referenzspannung
VRef durch einen Generator in der integrierten Schaltung zu
erzeugen. Das Vorsehen eines Generators erfordert jedoch zu
sätzliche Chipfläche.
Um einen unerwünschten Spannungsabfall über längere Zuleitun
gen zu den Eingangsschaltungen zu vermeiden, müssen externe
Anschlüsse und/oder Spannungsgeneratoren in Nähe der Ein
gangsschaltungen, d. h. für jede oder für mehrere nebeneinan
der liegende Eingangsschaltungen vorgesehen sein.
Darüber hinaus ist es vorteilhaft, die Referenzspannung VRef
auf eine Terminierungsspannung VTT einstellen zu können. Die
Terminierungsspannung VTT wird durch einen Abschlusswider
stand eingestellt, der mit der Eingangsschaltung verschaltet
ist, so dass die Busleitung für das Signal optimal abge
schlossen ist. Folglich wird das Signal auf der Busleitung
nicht an der Eingangsschaltung reflektiert.
Es ist Aufgabe der vorliegenden Erfindung, eine Eingangs
schaltung für eine integrierte Schaltung zur Verfügung zu
stellen, bei der die Referenzspannung auf einfache Weise zur
Verfügung gestellt wird und bei der gleichzeitig das Signal
an der Eingangsschaltung nicht reflektiert wird.
Diese Aufgabe wird durch die integrierte Schaltung nach An
spruch 1 gelöst. Weitere vorteilhafte Ausgestaltungen der Er
findung sind in den abhängigen Ansprüchen angegeben.
Erfindungsgemäß ist eine integrierte Schaltung vorgesehen,
die eine Eingangsschaltung zum Empfangen eines Signals über
eine Busleitung aufweist. Die Eingangsschaltung umfasst eine
einstellbare Referenzspannungsquelle zum Bereitstellen einer
Referenzspannung und eine Vergleicherschaltung. An einen ers
ten Eingang der Vergleicherschaltung ist die Referenzspannung
und an einen zweiten Eingang der Vergleicherschaltung das
Signal angelegt. Auf diese Weise wird ein Spannungspegel des
Signals mit der Referenzspannung verglichen. Die Vergleicher
schaltung stellt abhängig von dem Vergleichsergebnis einen
Signalwert des anliegenden Signals zur Verfügung. Die Refe
renzspannungsquelle stellt die einstellbare Referenzspannung
an einem Referenzspannungsausgang zur Verfügung. Es sind ein
oder mehrere erste Transistoren vorgesehen, die jeweils mit
einem ersten Anschluss mit einem hohen Versorgungsspannungs
potenzial verbunden sind und mit einem zweiten Anschluss mit
dem Referenzspannungsausgang verbunden sind. Es sind weiter
hin ein oder mehrere zweite Transistoren vorgesehen, die je
weils mit einem ersten Anschluss mit einem niedrigen Versor
gungsspannungspotenzial und mit einem zweiten Anschluss mit
dem Referenzspannungsausgang verbunden sind. Die Steueran
schlüsse der ersten und der zweiten Transistoren sind jeweils
so geschaltet, z. B. durch eine Referenzspannungssteuerein
heit, um mindestens einen der ersten Transistoren und min
destens einen der zweiten Transistoren auf Durchlass zu
schalten und die Referenzspannung als Zusammenschaltung der
jeweiligen Durchlasswiderstände der auf Durchlass geschalte
ten ersten Transistoren und der auf Durchlass geschalteten
zweiten Transistoren einzustellen.
Häufig sind Eingangsschaltungen von integrierten Schaltungen
bidirektional ausgeführt, so dass neben der Fähigkeit der
Schaltung, ein Signal zu empfangen, auch die Möglichkeit vor
gesehen ist, ein Signal auf die Busleitung zu senden. Dies
wird beispielsweise mit Treiberschaltungen durchgeführt, die
identisch zu der Referenzspannungsquelle in der erfindungsge
mäßen integrierten Schaltung aufgebaut sind, wobei jedoch
beim Betrieb als Treiberschaltung die Steueranschlüsse der
ersten und zweiten Transistoren so angesteuert sind, dass
entweder nur das hohe Versorgungsspannungspotenzial oder das
niedrige Versorgungsspannungspotenzial auf die Busleitung an
gelegt wird, um so ein zu sendendes Signal von der integrier
ten Schaltung auf die Busleitung zu legen.
Beim Empfangen von Signalen durch die Eingangsschaltung
bleibt die Treiberschaltung in der Regel ungenutzt. Die unge
nutzte Treiberschaltung kann über die Steueranschlüsse des
oder der ersten Transistoren bzw. des oder der zweiten Tran
sistoren so angesteuert werden, dass an ihrer Ausgangs
leitung, die üblicherweise beim Senden des Signals mit der
Busleitung verbunden ist, eine Spannung anliegt, die zwischen
dem hohen Versorgungsspannungspotenzial und dem niedrigen
Versorgungsspannungspotenzial liegt. Die Spannung wird durch
die Durchlasswiderstände jeweils der eingeschalteten ersten
und der eingeschalteten zweiten Transistoren bestimmt. Die
dadurch gebildete Spannung kann beispielsweise durch eine ge
eignete Schalteinrichtung von der
Busleitung getrennt und mit dem ersten Eingang der Verglei
cherschaltung verbunden werden.
Auf diese Weise ist es möglich, den Aufwand für eine integ
rierte Referenzspannungsquelle zu minimieren, da man jeweils
nicht genutzte Treiberschaltungen bei Eingangsschaltungen,
die zum Empfangen eines Signals geschaltet sind, als Refe
renzspannungsquelle für Eingangsschaltungen nutzen kann.
Weiterhin können derartige Treiberschaltungen auch zur Gene
rierung eines Abschlusswiderstandes verwendet werden, indem
mindestens einer der ersten Transistoren und mindestens einer
der zweiten Transistoren auf Durchlass geschaltet sind und
der Ausgang der Treiberschaltung an die Busleitung ange
schlossen ist. Das auf der Busleitung angeschlossene Signal
sieht dann als Abschlusswiderstand eine Parallelschaltung der
Durchlasswiderstände der ersten und der zweiten Transistoren.
Die Durchlasswiderstände einer so geschalteten Treiberschal
tung bestimmen dann jedoch auch eine Terminierungsspannung
VTT, die einer mittleren Spannung entspricht, um die sich das
Signal auf der Busleitung bewegt, d. h. High-Signale weisen
einen Spannungspegel oberhalb der Terminierungsspannung VTT
und Low-Signale weisen einen Spannungspegel unterhalb der
Terminierungsspannung VTT auf. Es ist daher sinnvoll, die Re
ferenzspannung VRef so zu wählen, dass sie der Terminierungs
spannung VTT entspricht. Erfindungsgemäß kann das erreicht
werden, indem man eine Schaltung für die Referenzspannungs
quelle vorsieht, die der Treiberschaltung bzw. der Schaltung
zum Vorsehen des Abschlusswiderstandes entspricht.
Es kann weiterhin vorgesehen sein, dass jeweils die ersten
Transistoren und jeweils die zweiten Transistoren unter
schiedliche Durchlasswiderstände aufweisen. Dabei können die
Durchlasswiderstände so gewählt sein, dass sie bei der erfin
dungsgemäßen Zusammenschaltung in Form eines Spannungsteilers
die gewünschte Referenzspannung erzeugen. Auf diese Weise
kann erreicht werden, dass auch Referenzspannungen, die von
der Mittenspannung zwischen dem hohen Versorgungsspannungspo
tenzial und dem niedrigen Versorgungsspannungspotenzial ab
weichen, erzeugt werden können.
Es ist vorgesehen, dass der zweite Eingang der Vergleicher
einrichtung mit einer Terminierungsschaltung verbunden ist.
Die Terminierungsschaltung stellt einen einstellbaren Ab
schlusswiderstand für das Signal auf der Busleitung zur Ver
fügung. Sie weist einen oder mehrere dritte Transistoren auf,
die jeweils mit einem ersten Anschluss mit einem hohen Ver
sorgungsspannungspotenzial und mit einem zweiten Anschluss
mit der Busleitung verbunden sind. Die Terminierungsschaltung
weist weiterhin einen oder mehrere vierte Transistoren auf,
die jeweils mit einem ersten Anschluss mit einem niedrigen
Versorgungsspannungspotenzial und mit einem zweiten Anschluss
mit der Busleitung verbunden sind. Die Steueranschlüsse der
dritten und der vierten Transistoren sind jeweils so geschal
tet, z. B. durch eine Terminierungssteuereinheit, um min
destens einen der dritten Transistoren und/oder einen der
vierten Transistoren so auf Durchlass zu schalten, dass sich
der Abschlusswiderstand aus dem einzelnen Durchlasswiderstand
oder der Zusammenschaltung der jeweiligen Durchlasswider
stände der auf Durchlass geschalteten dritten Transistoren
und der auf Durchlass geschalteten vierten Transistoren ein
gestellt werden kann.
Auf diese Weise wird eine Terminierung der Busleitung er
reicht, wobei der Abschlusswiderstand aus auf geeignete Weise
angesteuerte Transistoren gebildet wird. Die so gebildete
Terminierungsschaltung stellt eine Mittenspannung zur Verfü
gung, um die sich das auf der Busleitung liegende Signal be
wegt. Vorzugsweise ist dabei vorgesehen, dass die Referenz
spannungsquelle und die Terminierungsschaltung baugleich auf
gebaut sind, so dass die Anzahl und der Typ des oder der ers
ten Transistoren und des oder der dritten Transistoren sowie
die Anzahl und der Typ des oder der zweiten Transistoren und
des oder der vierten Transistoren gleich sind. Auf diese
Weise kann die Referenzspannungsquelle eine Referenzspannung
erzeugen, die gleich der Terminierungsspannung der Terminie
rungsschaltung ist. Dazu ist vorzugsweise vorgesehen, dass
die ersten Transistoren und die dritten Transistoren glei
chermaßen über die jeweiligen Steueranschlüsse angesteuert
werden und dass die zweiten Transistoren und die vierten
Transistoren gleichermaßen über die jeweiligen Steueran
schlüsse angesteuert werden.
Durch den baugleichen Aufbau der Referenzspannungsquelle und
der Terminierungsschaltung ist es mit einfachen Mitteln mög
lich, die Terminierungsspannung und die Referenzspannung den
gleichen Spannungspegel zuzuweisen, ohne dass ein aufwendiger
Aufbau einer Referenzspannungsquelle notwendig ist.
Zusätzlich zu den dritten Transistoren und den vierten Tran
sistoren können ein dritter Widerstand bzw. ein vierter Wi
derstand vorgesehen sein, die jeweils parallel zu den dritten
Transistoren bzw. den vierten Transistoren geschaltet sind.
Auf diese Weise kann der Abschlusswiderstand der Terminie
rungsschaltung genauer eingestellt werden.
Vorzugsweise ist die Terminierungsschaltung und die Referenz
spannungsquelle in der integrierten Schaltung benachbart an
geordnet. Auf diese Weise kann erreicht werden, dass die Pa
rameter der jeweiligen ersten und dritten Transistoren sowie
die Parameter der jeweiligen zweiten und vierten Transistoren
nahezu identisch sind. Dies hat den Vorteil, dass bei glei
cher Beschaltung der ersten und zweiten Transistoren der Re
ferenzspannungsquelle und der dritten und vierten Transisto
ren der Terminierungsschaltung Terminierungsspannung und Re
ferenzspannung gleiches Potenzial aufweisen.
Um auch die Referenzspannung der Referenzspannungsquelle ex
akt einstellen zu können, kann in der Referenzspannungsquelle
ein erster Widerstand parallel zu den ersten Transistoren
und/oder ein zweiter Widerstand parallel zu den zweiten Tran
sistoren vorgesehen sein, um die Referenzspannung genauer
einstellen zu können und insbesondere die Referenzspannung
auf die Terminierungsspannung einzustellen.
Eine bevorzugte Ausführungsform der Erfindung wird im Folgen
den anhand der beigefügten Zeichnungen näher erläutert. Es
zeigen:
Fig. 1A ein Blockschaltbild einer Eingangsschaltung einer in
tegrierten Schaltung nach dem Stand der Technik;
Fig. 1B eine Ausgestaltung einer Terminierungsschaltung für
eine Eingangsschaltung nach Fig. 1A;
Fig. 1C eine weitere Ausgestaltung einer Terminierungsschal
tung für eine Eingangsschaltung nach Fig. 1A;
Fig. 2 eine erste Ausführungsform der Erfindung; und
Fig. 3 eine Anordnung von zwei erfindungsgemäßen Schaltungen;
und
Fig. 4 eine zweite Ausführungsform der Erfindung.
Fig. 1A zeigt eine bidirektionale Eingangsschaltung für eine
integrierte Schaltung. Die Eingangsschaltung 1 weist eine
Vergleicherschaltung 2 auf, an dessen ersten Eingang 21 eine
Referenzspannung VRef angelegt ist. An einen zweiten Eingang
22 der Vergleichereinrichtung 2 ist eine Busleitung 3, auf
der ein zu empfangendes Signal übertragen wird, angelegt. Die
Vergleichereinrichtung 2 weist einen Ausgang 23 auf, an dem
ein logischer Datenwert des an der Busleitung 3 anliegenden
Signals ausgegeben wird. Der logische Datenwert entspricht
einer logischen "1", wenn der Spannungspegel des auf der Bus
leitung 3 anliegenden Signals größer als VRef ist und ent
spricht einer logischen "0", wenn der Spannungspegel auf der
Busleitung 3 kleiner als die Referenzspannung VRef ist. Die
Eingangsschaltung 1 weist weiterhin eine Treiberschaltung 4
auf, über die Signale, die an einem Eingang 41 der Treiber
schaltung 4 anliegen, auf die Busleitung 3 getrieben werden
können. Dann ist die Vergleichereinrichtung 2 inaktiv ge
schaltet oder der logische Datenwert an Ausgang 23 wird nicht
ausgewertet. Die Treiberschaltung 4 ist über einen Ausgang 42
der Treiberschaltung 4 mit der Busleitung 3 verbunden.
Die Referenzspannung VRef für eine Eingangsschaltung 1 kann
beispielsweise extern über einen gesonderten Anschluss der
integrierten Schaltung zugeführt werden. Es kann weiterhin
vorgesehen sein, dass die Referenzspannung VRef intern durch
einen chipinternen Spannungsgenerator erzeugt wird. Dazu ist
es vorteilhaft, dass die Referenzspannung VRef im Wesentlichen
so eingestellt ist, dass sie der Spannungsmitte zwischen dem
Pegel für ein logisches "1"-Signal und dem Spannungspegel für
ein logisches "0"-Signal auf der Busleitung 3 entspricht.
In Fig. 1B ist ein mögliches Ausführungsbeispiel für die
Treiberschaltung 4 gezeigt. Die Treiberschaltung 4 weist ei
nen ersten Transistor 5, einen p-Kanal-Transistor und einen
zweiten Transistor 6, einen n-Kanal-Transistor 6 auf. Ein
erster Anschluss des p-Kanal-Transistors 5 ist mit einem Ver
sorgungsspannungspotenzial VDD und ein zweiter Anschluss des
p-Kanal-Transistors 5 ist mit der Busleitung 3 und einem ers
ten Anschluss des n-Kanal-Transistors 6 verbunden. Ein zwei
ter Anschluss des n-Kanal-Transistors 6 ist mit einem Masse
potenzial GND verbunden. Abhängig von dem an den Steuerein
gängen des p-Kanal- und n-Kanal-Transistors 5, 6 angelegten
Signal wird entweder das Versorgungsspannungspotenzial VDD
oder das Massepotenzial GND auf die Busleitung 3 angelegt.
Wenn Signale über die Busleitung 3 empfangen werden sollen,
werden die beiden Transistoren 5, 6 auf Durchlass geschaltet,
so dass sie die jeweiligen Durchlasswiderstände der Transis
toren 5, 6 einen gemeinsamen Abschlusswiderstand bilden.
Folglich werden die Signale auf der Busleitung 3 in der Ein
gangsschaltung nicht reflektiert. Somit gelangt kein reflek
tiertes Signal auf die Busleitung, und das ursprüngliche Sig
nal wird nicht überlagert.
In Fig. 1C ist eine weitere Möglichkeit gezeigt, einen Ab
schlusswiderstand mit Widerständen R1, R2 anstelle von Tran
sistoren 5, 6 zu bilden. Auch Kombinationen aus einem Wider
stand und einem Transistor sind denkbar. Insbesondere bei hö
herfrequenten Signalen auf der Busleitung 3 ist es notwendig,
den Abschlusswiderstand entsprechend anzupassen, so dass stö
rende Signalreflexionen vermieden werden können.
Der Abschlusswiderstand entspricht einer Parallelschaltung
der Durchlasswiderstände der beiden Transistoren 5, 6 bzw.
der beiden Widerstände R1, R2 und errechnet sich im Falle der
Widerstände aus
Der Abschlusswiderstand ist idealerweise so gewählt, dass er
dem Wellenwiderstand der Busleitung 3 entspricht. In diesem
Fall entsteht am Abschlusswiderstand ein so genannter Wellen
sumpf, an dem kein Signal reflektiert wird.
Durch die geeignete Dimensionierung der Widerstände R1 und R2
bzw. der Durchlasswiderstände der beiden Transistoren 5, 6
aus Fig. 1B stellt man die Terminierungsspannung VTT ein, die
von der Terminierungsschaltung bzw. der Treiberschaltung 4
generiert wird. Durch geeignete Wahl der Widerstände R1 und
R2 kann die gewünschte Terminierungsspannung VTT eingestellt
werden, wobei diese im Allgemeinen
ist und damit im Wesentlichen in der Mitte zwischen dem Ver
sorgungsspannungspotenzial VDD und dem Massepotenzial GND
liegt.
Vorzugsweise liegt die Referenzspannung VRef der Empfangs
schaltung im Allgemein ebenfalls genau in der Mitte zwischen
dem High- und dem Low-Pegel und entspricht damit in etwa der
Terminierungsspannung VTT. Man kann nun in vorteilhafter
Weise, für die Generierung der Referenzspannung VRef dieselbe
Schaltung verwenden, die auch zur Erzeugung der Terminie
rungsspannung VTT verwendet wird. Dies ist in einer Ausfüh
rungsform in der Fig. 2 dargestellt.
In einem Empfangsmodus der Eingangsschaltung 1 sind die ers
ten und zweiten Treibertransistoren 5, 6 so angesteuert, dass
sie einen Abschlusswiderstand für die Busleitung 3 bilden und
eine Terminierungsspannung VTT zur Verfügung stellen. Dazu
wird ein Steuereingang S1 des ersten Treibertransistors 5 mit
einem ersten Steuersignal und ein Steuereingang S2 des zwei
ten Treibertransistors 6 mit einem zweiten Steuersignal so
geschaltet, dass beide Treibertransistoren 5, 6 auf Durchlass
geschaltet sind, so dass die Durchlasswiderstände sowohl den
Abschlusswiderstand bilden als auch die Terminierungsspannung
an dem zweiten Anschluss des ersten Transistors 5 bzw. an dem
ersten Anschluss des zweiten Transistors 6 zur Verfügung
stellen. Das erste Steuersignal und das zweite Steuersignal
werden von einer Treibersteuerschaltung 13 zur Verfügung ge
stellt.
Die Treibersteuerschaltung 13 legt in einem Sendemodus der
Eingangsschaltung ein in der integrierten Schaltung generier
tes Signal S auf beide Steuereingänge S1, S2 der ersten und
zweiten Transistoren 5, 6 an. Dadurch wird jeweils nur einer
der beiden Transistoren 5, 6 durchgeschaltet, so dass entwe
der das hohe Versorgungsspannungspotenzial VDD oder das nied
rige Versorgungsspannungspotenzial GND auf die Busleitung 3
gelegt wird. Befindet sich die Eingangsschaltung 1 im Emp
fangsmodus, werden das erste Steuersignal und das zweite
Steuersignal durch die Treibersteuerschaltung 13 so geschal
tet, dass der erste und der zweite Transistor 5, 6 auf Durch
lass geschaltet sind.
Es ist weiterhin eine Referenzspannungsquelle 9 vorgesehen,
die einen dritten Transistor 7 und einen vierten Transistor 8
aufweist. Ein erster Anschluss des dritten Transistors 7 ist
mit dem Versorgungsspannungspotenzial VDD und ein zweiter An
schluss des dritten Transistors 7 ist mit einem ersten An
schluss des vierten Transistors 8 verbunden. Ein zweiter An
schluss des vierten Transistors 8 ist mit dem Massepotenzial
GND verbunden. Der zweite Anschluss des dritten Transistors 7
bzw. der erste Anschluss des vierten Transistors 8 ist mit
dem ersten Eingang 21 der Vergleicherschaltung 2 verbunden
und stellt dort eine Referenzspannung VRef zur Verfügung, die
gemäß der Zusammenschaltung der Durchlasswiderstände des
dritten Transistors 7 und des vierten Transistors 8 gebildet
wird.
Die Referenzspannungsquelle 9 weist weiterhin eine Spannungs
steuerschaltung 14 auf, die ein drittes Steuersignal an einen
Steuereingang S3 des dritten Transistors 7 und ein viertes
Steuersignal an einem Steuereingang S4 an dem vierten Tran
sistor 8 anlegt. Die Spannungssteuerschaltung 14 erhält aus
der integrierten Schaltung ein Signal S', das angibt, ob sich
die Eingangsschaltung 1 im Empfangsmodus befindet, so dass
eine Referenzspannung VRef erzeugt werden muss.
Die Terminierungsschaltung 4 und die Referenzspannungsquelle
9 sind in der integrierten Schaltung vorzugsweise nebeneinan
der und mit gleichen Bauelementabmessungen aufgebaut, so dass
die Parameter des ersten Transistors 5 und des dritten Tran
sistors 7 sowie des zweiten Transistors 6 und des vierten
Transistors 8 identisch sind. Damit die Terminierungsspannung
VTT und die Referenzspannung VRef gleiches Potenzial haben,
müssen die ersten und dritten Steuersignale an den Steuerein
gängen S1, S3 des ersten Transistors 5 und des dritten Tran
sistors 7 sowie die zweiten und vierten Steuersignale an den
Steuereingängen S2, S4 des zweiten Transistors 6 und des
vierten Transistors 8 gleich sein oder ein gleiches Schalt
verhalten der betreffenden Transistoren bewirken.
Durch den benachbarten Aufbau der Terminierungsschaltung und
der Referenzspannungsquelle 9 wird sichergestellt, dass die
beiden Schaltungen "matchen", d. h. durch Prozess- und Tempe
raturgradienten verursachte Abweichungen in Treiberstärke,
Widerstand usw. möglichst gering gehalten werden. Es ist fer
ner denkbar, dass sich die Schaltungen in der Transistor
stärke bzw. im Durchlasswiderstand unterscheiden, z. B. könnte
die Treiberstärke der Referenzspannungsquelle kleiner sein
als die der Terminierungsschaltung, um Leistung einzusparen,
um so den Leistungsverbrauch der gesamten integrierten Schal
tung zu verringern. Ein höherer Innenwiderstand der Referenz
spannungsquelle 9 kann verwendet werden, weil die Referenz
spannung kein dynamisches Signal ist und somit auch keinen
schnellen Schaltvorgängen unterliegt.
Die Transistoren der Terminierungsschaltung 4 bzw. die Tran
sistoren der Referenzspannungsquelle 9 können optional ganz
oder teilweise durch Widerstände ersetzt werden, wobei die
Widerstände so gewählt sind, dass deren Widerstandswert dem
Wert des Durchlasswiderstandes des jeweiligen ersetzten Tran
sistors entsprechen.
Da Terminierungsschaltung 4 und Referenzspannungsquelle 9 im
Wesentlichen baugleich sind, können bei zwei oder mehr be
nachbarten Eingangsschaltungen Terminierungsschaltungen und
Referenzspannungsquellen 9 gegeneinander ersetzt werden.
D. h., bei zwei benachbarten Eingangsschaltungen, bei denen
eine im Empfangsmodus und eine inaktiv geschaltet ist, kann
die Treiberschaltung bzw. die Terminierungsschaltung der in
aktiven Eingangsschaltung als Referenzspannungsquelle 9 für
die sich im Empfangsmodus befindende Eingangsschaltung ver
wendet werden. Dazu wird die Treiberschaltung 4 entsprechend
angesteuert und der Ausgang der Treiberschaltung 4 durch eine
geeignete Steuerschaltung dem Referenzspannungseingang der
sich im Empfangsmodus befindenden Eingangsschaltung angelegt.
Dies ist beispielsweise in Fig. 3 als Blockdiagramm darge
stellt. In Fig. 3 sind eine erste Eingangsschaltung 11 und
eine zweite Eingangsschaltung 12 dargestellt. Die erste und
die zweite Eingangsschaltung 11, 12 sind im Wesentlichen ent
sprechend der in Fig. 1A dargestellten Eingangsschaltung auf
gebaut. So weist die erste Eingangsschaltung 11 eine Ver
gleicherschaltung 2' und eine Treiberschaltung 4' auf, die
auf eine erste Busleitung 3' treibt. Die zweite Eingangs
schaltung 12 weist eine Vergleichereinrichtung 2" und eine
Treiberschaltung 4" auf, die auf eine zweite Busleitung 3"
treibt. Die Treiberschaltung 4' der ersten Eingangsschaltung
11 und die Treiberschaltung 4" der zweiten Eingangsschaltung
12 weisen jeweils zwei Steuereingänge auf, die im Empfangsmo
dus der Eingangsschaltungen 11, 12 so geschaltet ist, dass
ein Abschlusswiderstand, wie oben beschrieben, gebildet wird.
Es ist weiterhin eine Steuerschaltung 10 vorgesehen, die mit
dem Ausgang der Treiberschaltung 4' der ersten Eingangsschal
tung 11 und dem Ausgang der Treiberschaltung 4" der zweiten
Eingangsschaltung 12 sowie mit den Referenzspannungseingängen
der Vergleicherschaltung 2', 2" verbunden ist. Wird eine der
Eingangsschaltungen 11, 12 im Empfangsmodus betrieben und die
benachbarte Eingangsschaltung 11, 12 inaktiv geschaltet, so
dass die entsprechende Treiberschaltung 4', 4" nicht verwen
det wird, so kann die nicht verwendete Treiberschaltung 4',
4" durch die Steuerschaltung 10 so an den Referenzspannungs
eingang VRef der Vergleicherschaltung 2', 2" der jeweils an
deren Eingangsschaltung 11, 12 angelegt werden. Auf diese
Weise kann auf eine zusätzliche Referenzspannungsquelle ver
zichtet werden, da es beim herkömmlichen Betrieb einer integ
rierten Schaltung häufig der Fall ist, dass Eingangsschaltun
gen inaktiv sind, d. h., weder ein Signal empfangen noch ein
Signal aussenden. Die Steuerschaltung 10 kann so gestaltet
sein, dass mehr als zwei Eingangsschaltungen sich gegenseitig
Referenzspannungen zur Verfügung stellen können, die in den
jeweils nicht benutzten Treiberschaltungen 4', 4" erzeugt
werden.
In Fig. 4 ist eine weitere Ausführungsform einer bidirektio
nalen Eingangsschaltung mit einer Treiberschaltung 4 gezeigt,
wobei die Treiberschaltung 4 vier erste 51, 52, 53, 54 und
vier zweite Transistoren 61, 62, 63, 64 aufweist. Die ersten
Transistoren 51, 52, 53, 54 und die zweiten Transistoren 61,
62, 63, 64 sind jeweils parallel zueinander geschaltet. Die
ersten Transistoren 51, 52, 53, 54 können identische Parame
ter aufweisen, es kann jedoch auch mindestens einer der ers
ten Transistoren 51, 52, 53, 54 unterschiedliche Parameter
aufweisen. Ebenso können die zweiten Transistoren 61, 62, 63,
64 identische Parameter aufweisen oder mindestens einer der
zweiten Transistoren 61, 62, 63, 64 kann einen unterschiedli
chen Parameter aufweisen. Die Treiberstärke der Treiberschal
tung 4 kann durch die Auswahl von einem oder mehreren der
ersten Transistoren 51, 52, 53, 54 und von einem oder mehre
ren der zweiten Transistoren 61, 62, 63, 64 bestimmt werden.
Durch die Verwendung der mehreren ersten Transistoren 51, 52,
53, 54 und der mehreren zweiten Transistoren 61, 62, 63, 64
kann der Terminierungswiderstand sehr exakt eingestellt wer
den. Dazu wird an jedem der Steuereingänge der ersten Tran
sistoren 51, 52, 53, 54 sowie an jedem der Steuereingänge der
zweiten Transistoren 61, 62, 63, 64 ein jeweiliges Steuersig
nal SelHigh0 bis SelHigh3, SelLow0 bis SelLow3 durch die
Treibersteuerschaltung 13 angelegt. SelHigh0 bis SelHigh3
bzw. SelLow0 bis SelLow3 werden so ausgewählt, dass einer
oder mehrere der ersten Transistoren 51, 52, 53, 54 und einer
oder mehrere der zweiten Transistoren 61, 62, 63, 64 auf
Durchlass geschaltet werden, so dass die Zusammenschaltung
der Durchlasswiderstände den jeweiligen Terminierungswider
stand, der dem Wellenwiderstand der Busleitung 3 entspricht,
bildet. Ebenso kann durch geeignete Auswahl der Steuersignale
SelHigh0-SelHigh3, SelLow0-SelLow3 die Terminierungsspan
nung VTT eingestellt werden.
Um eine Referenzspannung VRef zu erzeugen, die der Terminie
rungsspannung VTT entspricht, ist eine der Treiberschaltung 4
im Wesentlichen baugleiche Referenzspannungsquelle 9 aufge
baut. Die Referenzspannungsquelle 9 kann wie zuvor in Verbin
dung mit Fig. 3 beschrieben, auch von einer Treiberschaltung
4 gebildet werden, die je nach Bedarf, d. h. Schaltzustand der
Eingangsschaltung über eine Steuerschaltung 10 mit dem Refe
renzspannungseingang 21 der Vergleichereinrichtung 2 verbun
den wird.
Die Referenzspannungsquelle 9 weist vier dritte Transistoren
71, 72, 73, 74 und vier vierte Transistoren 81, 82, 83, 84
auf, an deren Steuereingänge jeweils die Steuersignale Sel
High0-SelHigh3, SelLow0-SelLow3 einer Spannungssteuer
schaltung 14 anliegen. Damit die Referenzspannung VRef und die
Terminierungsspannung VTT identisch sind, sind die ersten
bzw. dritten Transistoren mit den Steuersignalen SelHigh0-
SelHigh3 vorzugsweise in gleicher Weise oder derart geschal
tet, dass gleiche Spannungen ausgegeben werden. Ebenso sind
die zweiten und vierten Transistoren 61, 62, 63, 64, 81, 82,
83, 84 mit den Steuersignalen SelLow0-SelLow3 geschaltet.
Um die Treiberstärke bzw. den Terminierungswiderstand oder
die Terminierungsspannung VTT exakt einstellen zu können,
sind die Transistorstärkeparameter der ersten Transistoren
bzw. der entsprechenden zweiten Transistoren vorzugsweise so
gewählt, dass sie sich um Faktor 2 unterscheiden, d. h. Tran
sistor 54 weist gegenüber Transistor 51 die achtfache Tran
sistorstärke, Transistor 53 weist gegenüber Transistor 51 die
vierfache Transistorstärke und Transistor 52 weist gegenüber
Transistor 51 die doppelte Transistorstärke auf. Entsprechend
ist das Verhältnis der Transistorstärken der zweiten Transis
toren 61, 62, 63, 64. Transistor 64 weist die achtfache Tran
sistorstärke, Transistor 63 weist die vierfache Transistor
stärke und Transistor 62 weist die doppelte Transistorstärke
wie Transistor 61 auf. Die dritten Transistoren 71, 72, 73,
74 und die vierten Transistoren 81, 82, 83, 84 sind ebenfalls
mit den gleichen Verhältnissen der Transistorstärken zueinan
der gestaltet. Werden die ersten und dritten Transistoren mit
den entsprechenden Steuersignalen SelHigh0 bis SelHigh3 in
gleicher Weise und die zweiten und vierten Transistoren mit
den Steuersignalen SelLow0 bis SelLow3 ebenfalls in gleicher
Weise angesteuert, so liegen die Spannungspegel der Terminie
rungsspannung und der Referenzspannung VRef auf gleichem Po
tenzial. Selbstverständlich können sich die Transistorstärken
auch gemäß anderen Faktoren unterscheiden.
Ein Vorteil einer solchen Schaltung liegt darin, dass Schwan
kungen des empfangenen Signals, die durch eine Veränderung
der Terminierungsspannung VTT verursacht werden, im gleichen
Moment durch eine äquivalente Veränderung der Referenzspan
nung VRef aufgefangen werden.
Die in der vorangehenden Beschreibung, den Ansprüchen und den
Zeichnungen offenbarten Merkmale der Erfindung können sowohl
einzeln als auch in beliebiger Kombination für die Verwirkli
chung der Erfindung in ihren verschiedenen Ausgestaltungen
wesentlich sein.
1
Eingangsschaltung
2
,
2
',
2
" Vergleicherschaltung
3
Busleitung
3
',
3
" erste, zweite Busleitung
4
,
4
',
4
" Treiberschaltung
5
erster Transistor
6
zweiter Transistor
7
dritter Transistor
8
vierter Transistor
9
Referenzspannungsquelle
10
Steuerschaltung
11
,
12
erste, zweite Eingangsschaltung
13
Treibersteuerschaltung
14
Spannungssteuerschaltung
21
erster Eingang der Vergleicherschaltung
2
22
zweiter Eingang der Vergleicherschaltung
23
Ausgang der Vergleicherschaltung
41
Eingang der Treiberschaltung
42
Ausgang der Treiberschaltung
51-54
erste Transistoren
61-64
zweite Transistoren
71-74
dritte Transistoren
81-84
vierte Transistoren
VDD Versorgungsspannungspotenzial
GND Massepotenzial
VRef
VDD Versorgungsspannungspotenzial
GND Massepotenzial
VRef
Referenzspannung
VTT Terminierungsspannung
VTT Terminierungsspannung
Claims (10)
1. Integrierte Schaltung mit einer Eingangsschaltung (1,
11, 12) zum Empfangen eines Signals über eine Busleitung (3,
3', 3"), wobei die Eingangsschaltung (1, 11, 12) eine ein
stellbare Referenzspannungsquelle (9) zum Bereitstellen einer
Referenzspannung (VRef) und eine Vergleicherschaltung (2, 2',
2") umfasst,
wobei an einen ersten Eingang (21) der Vergleicherschaltung (2, 2', 2") die Referenzspannung (VRef) angelegt ist und an einen zweiten Eingang der Vergleicherschaltung (22) das Sig nal angelegt ist, um einen Spannungspegel des Signals mit der Referenzspannung (VRef) zu vergleichen, wobei die Vergleicher schaltung (2, 2', 2") abhängig von dem Vergleichsergebnis einen Signalwert zur Verfügung stellt,
wobei die Referenzspannungsquelle (9) die einstellbare Refe renzspannung an einem Ausgang zur Verfügung stellt,
wobei die Referenzspannungsquelle (9) ein oder mehrere erste Transistoren (7, 71, 72, 73, 74) aufweist, die jeweils mit einem ersten Anschluss mit einem ersten Versorgungspotenzial (VDD) verbunden sind und mit einem zweiten Anschluss mit dem Ausgang (21) verbunden sind,
wobei die Referenzspannungsquelle (9) zweite Transistoren (8, 81, 82, 83, 84) aufweist, die jeweils mit einem ersten An schluss mit einem zweiten Versorgungspotenzial (GND) verbun den sind und mit einem zweiten Anschluss mit dem Ausgang ver bunden sind,
wobei über die Steueranschlüsse (S3, S4) der ersten und der zweiten Transistoren (7, 71, 72, 73, 74, 8, 81, 82, 83, 84) jeweils mindestens einer der ersten Transistoren (7, 71, 72, 73, 74) und mindestens einer der zweiten Transistoren (8, 81, 82, 83, 84) auf Durchlass schaltbar sind und wobei die Refe renzspannung (VRef) durch eine Zusammenschaltung der Durch lasswiderstände der auf Durchlass geschalteten ersten (7, 71, 72, 73, 74) und der auf Durchlass geschalteten zweiten Tran sistoren (8, 81, 82, 83, 84) einstellbar ist,
dadurch gekennzeichnet, dass
der zweite Eingang (22) der Vergleichereinrichtung (2, 2', 2") mit einer Terminierungsschaltung (4, 4', 4") verbunden ist,
wobei die Terminierungsschaltung (4, 4', 4") einen einstell baren Abschlusswiderstand für das Signal auf der Busleitung (3, 3', 3") zur Verfügung stellt,
wobei die Terminierungsschaltung (4, 4', 4") ein oder meh rere dritte Transistoren (5, 51, 52, 53, 54) aufweist, die jeweils mit einem ersten Anschluss mit einem weiteren ersten Versorgungspotenzial (VDD) verbunden sind und mit einem zwei ten Anschluss mit der Busleitung (3, 3', 3") verbunden sind,
wobei die Terminierungsschaltung (4, 4', 4") vierte Transis toren (6, 61, 62, 63, 64) aufweist, die jeweils mit einem ersten Anschluss mit einem weiteren zweiten Versorgungspoten zial (GND) verbunden sind und mit einem zweiten Anschluss mit der Busleitung (3, 3', 3") verbunden sind,
wobei über die Steueranschlüsse (S1, S2) der dritten und der vierten Transistoren (5, 51, 52, 53, 54, 6, 61, 62, 63, 64) jeweils mindestens einer der dritten Transistoren (5, 51, 52, 53, 54) und/oder einer der vierten Transistoren (6, 61, 62, 63, 64) so auf Durchlass schaltbar sind, dass sich der Ab schlusswiderstand aus der Zusammenschaltung des/der jeweili gen Durchlasswiderstände der auf Durchlass geschalteten drit ten Transistoren (5, 51, 52, 53, 54) und/oder der auf Durch lass geschalteten vierten Transistoren (6, 61, 62, 63, 64) einstellbar ist.
wobei an einen ersten Eingang (21) der Vergleicherschaltung (2, 2', 2") die Referenzspannung (VRef) angelegt ist und an einen zweiten Eingang der Vergleicherschaltung (22) das Sig nal angelegt ist, um einen Spannungspegel des Signals mit der Referenzspannung (VRef) zu vergleichen, wobei die Vergleicher schaltung (2, 2', 2") abhängig von dem Vergleichsergebnis einen Signalwert zur Verfügung stellt,
wobei die Referenzspannungsquelle (9) die einstellbare Refe renzspannung an einem Ausgang zur Verfügung stellt,
wobei die Referenzspannungsquelle (9) ein oder mehrere erste Transistoren (7, 71, 72, 73, 74) aufweist, die jeweils mit einem ersten Anschluss mit einem ersten Versorgungspotenzial (VDD) verbunden sind und mit einem zweiten Anschluss mit dem Ausgang (21) verbunden sind,
wobei die Referenzspannungsquelle (9) zweite Transistoren (8, 81, 82, 83, 84) aufweist, die jeweils mit einem ersten An schluss mit einem zweiten Versorgungspotenzial (GND) verbun den sind und mit einem zweiten Anschluss mit dem Ausgang ver bunden sind,
wobei über die Steueranschlüsse (S3, S4) der ersten und der zweiten Transistoren (7, 71, 72, 73, 74, 8, 81, 82, 83, 84) jeweils mindestens einer der ersten Transistoren (7, 71, 72, 73, 74) und mindestens einer der zweiten Transistoren (8, 81, 82, 83, 84) auf Durchlass schaltbar sind und wobei die Refe renzspannung (VRef) durch eine Zusammenschaltung der Durch lasswiderstände der auf Durchlass geschalteten ersten (7, 71, 72, 73, 74) und der auf Durchlass geschalteten zweiten Tran sistoren (8, 81, 82, 83, 84) einstellbar ist,
dadurch gekennzeichnet, dass
der zweite Eingang (22) der Vergleichereinrichtung (2, 2', 2") mit einer Terminierungsschaltung (4, 4', 4") verbunden ist,
wobei die Terminierungsschaltung (4, 4', 4") einen einstell baren Abschlusswiderstand für das Signal auf der Busleitung (3, 3', 3") zur Verfügung stellt,
wobei die Terminierungsschaltung (4, 4', 4") ein oder meh rere dritte Transistoren (5, 51, 52, 53, 54) aufweist, die jeweils mit einem ersten Anschluss mit einem weiteren ersten Versorgungspotenzial (VDD) verbunden sind und mit einem zwei ten Anschluss mit der Busleitung (3, 3', 3") verbunden sind,
wobei die Terminierungsschaltung (4, 4', 4") vierte Transis toren (6, 61, 62, 63, 64) aufweist, die jeweils mit einem ersten Anschluss mit einem weiteren zweiten Versorgungspoten zial (GND) verbunden sind und mit einem zweiten Anschluss mit der Busleitung (3, 3', 3") verbunden sind,
wobei über die Steueranschlüsse (S1, S2) der dritten und der vierten Transistoren (5, 51, 52, 53, 54, 6, 61, 62, 63, 64) jeweils mindestens einer der dritten Transistoren (5, 51, 52, 53, 54) und/oder einer der vierten Transistoren (6, 61, 62, 63, 64) so auf Durchlass schaltbar sind, dass sich der Ab schlusswiderstand aus der Zusammenschaltung des/der jeweili gen Durchlasswiderstände der auf Durchlass geschalteten drit ten Transistoren (5, 51, 52, 53, 54) und/oder der auf Durch lass geschalteten vierten Transistoren (6, 61, 62, 63, 64) einstellbar ist.
2. Integrierte Schaltung nach Anspruch 1, wobei jeweils die
ersten Transistoren (7, 71, 72, 73, 74) und die zweiten Tran
sistoren (8, 81, 82, 83, 84) unterschiedliche Durchlasswider
stände aufweisen.
3. Integrierte Schaltung nach Anspruch 1 oder 2, wobei je
weils die Referenzspannung (VRef) etwa in der Mitte zwischen
dem ersten Versorgungspotenzial (VDD) und dem zweiten Versor
gungspotenzial (GND) liegt.
4. Integrierte Schaltung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, dass jeweils die dritten Transistoren
(5, 51, 52, 53, 54) und die vierten Transistoren (6, 61, 62,
63, 64) unterschiedliche Durchlasswiderstände aufweisen.
5. Integrierte Schaltung nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, dass die Referenzspannungsquelle (9)
und die Terminierungsschaltung (4, 4', 4") baugleich
aufgebaut sind, so dass die Anzahl und der Typ des oder der
ersten Transistoren (7, 71, 72, 73, 74) und des oder der
dritten Transistoren (5, 51, 52, 53, 54) sowie die Anzahl und
der Typ des oder der zweiten Transistoren (8, 81, 82, 83, 84)
und des oder der vierten Transistoren (6, 61, 62, 63, 64)
gleich sind.
6. Integrierte Schaltung nach Anspruch 5, dadurch gekenn
zeichnet, dass die ersten Transistoren (7, 71, 72, 73, 74)
und die dritten Transistoren (5, 51, 52, 53, 54) gleichermaß
en über die jeweiligen Steueranschlüsse angesteuert werden,
und dass die zweiten Transistoren und die vierten Transisto
ren gleichermaßen über die jeweiligen Steueranschlüsse ange
steuert werden, so dass die Referenzspannung VRef im Wesentli
chen der Terminierungsspannung entspricht.
7. Integrierte Schaltung nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, dass ein dritter Widerstand vorgese
hen ist, der zwischen dem ersten Versorgungspotenzial (VDD)
und der Busleitung (3, 3', 3") angeschlossen ist, und/oder
ein vierter Widerstand vorgesehen ist, der zwischen dem zwei
ten Versorgungspotenzial (GND) und der Busleitung (3, 3',
3") angeschlossen ist.
8. Integrierte Schaltung nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, dass die Terminierungsschaltung (4,
4', 4") und die Referenzspannungsquelle (9) in der integ
rierten Schaltung benachbart angeordnet sind, so dass die Pa
rameter der jeweiligen ersten (7, 71, 72, 73, 74) und dritten
Transistoren (8, 81, 82, 83, 84) sowie die Parameter der je
weiligen zweiten (5, 51, 52, 53, 54) und vierten Transistoren
(6, 61, 62, 63, 64) identisch sind.
9. Integrierte Schaltung nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, dass die Terminierungsschaltung (9)
und die Referenzspannungsquelle in der integrierten Schaltung
benachbart angeordnet sind, so dass das Größenverhältnis zwi
schen jeweils einem der ersten (7, 71, 72, 73, 74) und drit
ten Transistoren (5, 51, 52, 53, 54) sowie das Größenverhält
nis zwischen jeweils einem der zweiten (8, 81, 82, 83, 84)
und vierten Transistoren (7, 71, 72, 73, 74) identisch sind.
10. Integrierte Schaltung nach einem der Ansprüche 1 bis 9,
dadurch gekennzeichnet, dass ein erster Widerstand vorgesehen
ist, der zwischen dem hohen Versorgungspotenzial (VDD) und
dem Ausgang angeschlossen ist, und/oder ein zweiter Wider
stand vorgesehen ist, der zwischen dem niedrigen Versorgungs
potenzial (GND) und dem Ausgang angeschlossen ist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2001146509 DE10146509C2 (de) | 2001-09-21 | 2001-09-21 | Integrierte Schaltung mit einer Eingangsschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2001146509 DE10146509C2 (de) | 2001-09-21 | 2001-09-21 | Integrierte Schaltung mit einer Eingangsschaltung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10146509A1 DE10146509A1 (de) | 2003-04-24 |
DE10146509C2 true DE10146509C2 (de) | 2003-07-31 |
Family
ID=7699758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2001146509 Expired - Fee Related DE10146509C2 (de) | 2001-09-21 | 2001-09-21 | Integrierte Schaltung mit einer Eingangsschaltung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE10146509C2 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10315527B3 (de) * | 2003-04-04 | 2004-09-30 | Infineon Technologies Ag | Eingangsschaltung zum Empfangen eines Signals an einem Eingang einer integrierten Schaltung |
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EP0467675A2 (de) * | 1990-07-18 | 1992-01-22 | Sundstrand Corporation | Programmierbare Invers-Zeitverzögerungsschaltung |
US5362994A (en) * | 1992-10-13 | 1994-11-08 | Winbond Electronics North America Corporation | Comparator with controlled hysteresis |
JP2001223754A (ja) * | 2000-01-06 | 2001-08-17 | Samsung Electronics Co Ltd | データ受信機 |
-
2001
- 2001-09-21 DE DE2001146509 patent/DE10146509C2/de not_active Expired - Fee Related
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US7009420B2 (en) | 2003-04-04 | 2006-03-07 | Infineon Technologies Ag | Input circuit for receiving a signal at an input on an integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
DE10146509A1 (de) | 2003-04-24 |
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8304 | Grant after examination procedure | ||
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8339 | Ceased/non-payment of the annual fee |