DE10144847A1 - Verfahren zur Herstellung einer Membran - Google Patents

Verfahren zur Herstellung einer Membran

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Abstract

Erfindungsgemäß wird ein Verfahren zur Herstellung einer Membran bereitgestellt, das nur zwei Lithographieschritte benötigt. Das erfindungsgemäße Verfahren besitzt den Vorteil, daß Membranen weitgehend kompatibel zu bestehenden CMOS-, BiCMOS- bzw. Bipolarprozessen hergestellt werden können. DOLLAR A Darüber hinaus stellen die so hergestellten Membranen keine erhöhten Anforderungen an die verwendeten Packages, so daß eine kostengünstige Herstellung des Gesamtsystems gewährleistet ist.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Membran. Die vorliegende Erfindung betrifft insbesondere ein Verfahren zur Herstellung einer dielektrischen Membran.
  • Zur Steigerung der Leistungsfähigkeit von elektronischen Systemen und zur Kostenreduzierung ist es erstrebenswert, immer mehr Funktionen in einem einzigen Halbleiterprodukt zu integrieren. Dies führt in der Regel dazu, daß zusätzlich zu den Transistoren, Widerständen und Kondensatoren, aus denen üblicherweise die elektronischen System aufgebaut sind, weitere Bauelemente wie Spulen, akustische Filter, Sensoren, etc. in integrierter Weise auf einem Halbleitersubstrat hergestellt werden müssen. Während jedoch die Transistoren zu ihrer Herstellung bzw. Funktion üblicherweise ein Halbleitersubstrat benötigen, wirkt sich das Halbleitersubstrat oft negativ auf die Funktionsweise der zusätzlichen Bauelemente aus.
  • So werden beispielsweise integrierte Spulen derzeit in der Mehrzahl durch planare Spiralspulen realisiert, die üblicherweise auf der obersten Metallisierungsebene angeordnet sind. In der Regel bestehen die Spulen aus Metall (z. B. Al, AlSiCu, Cu), wodurch sie einen relativ niedrigen Leitungswiderstand aufweisen. Das Hauptproblem der planaren Spiralspulen liegt jedoch in der Richtung des magnetischen Flusses, da dieser, bedingt durch die Ausrichtung der Spiralspulen, zwangsläufig zu einem großen Teil durch das Halbleitersubstrat geführt wird. Je nach Substratleitwert treten dort parasitäre Wirbelstromeffekte auf, was sich inbesondere negativ auf die erzielbaren Güten der Spulen auswirkt. Darüber hinaus machen sich auch parasitäre Substratkapazitäten negativ auf die Funktionsweise der Spule bemerkbar.
  • Derartige negative Auswirkungen des Halbleitersubstrats ergeben sich nicht nur bei integrierten Spulen, sondern sie treten auch bei anderen Bauelementen wie Bulk-Acoustic-Wave- Bauelementen, IR-Sensoren, Chemosensoren und thermischen RF- Power-Sensoren auf. Bei den zuletzt genannten Sensor- Bauelementen machen sich insbesondere thermische Substratverluste negativ bemerkbar.
  • Zur Behebung dieser Schwierigkeiten hat man bisher versucht, durch Verwendung von hochohmigen Substraten oder sehr dicken Oxiden die Auswirkungen des Halbleitersubstrats zu begrenzen. Leider ist mit diesen Maßnahmen jedoch nur in Sonderfällen eine gewisse Verbesserung möglich. Darüber hinaus ergeben sich bei dieser Vorgesehensweise deutliche Einschränkung in der Integrationsfähigkeit mit den üblicherweise eingesetzten CMOS- oder HF-Bipolar-Prozessen.
  • Eine andere Möglichkeit, die genannten Schwierigkeiten zu beheben, ergibt sich aus der Verwendung von Membranen, an deren Unterseite das störende Halbleitersubstrat weitgehend entfernt ist. Zur Herstellung derartiger Membranen können eine Reihe von Verfahren eingesetzt werden. Die Herstellung von großflächigen dielektrischen Membranen durch eine Rückseitenätzung des Wafers (Bulk-Mikromechanik) ist beispielsweise eine Standardmethode, um Bereiche auf den Chips herzustellen, die gut thermisch isoliert sind. Leider sind diese Membranen in der Regel mechanisch sehr empfindlich und die Rückseitenöffnung erschwert die Montage. Darüber hinaus können derartige Membranen bisher nicht kompatibel zu Standard CMOS- oder Bipolarprozessen hergestellt werden und sie benötigen in der Regel spezielle und damit teure Packages.
  • Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung von Membranen anzugeben, das die genannten Schwierigkeiten deutlich vermindert bzw. weitgehend vermeidet. Der vorliegenden Erfindung liegt insbesondere die Aufgabe zugrunde, ein Verfahren zur Herstellung von Membranen anzugeben, das weitgehend kompatibel zu Standard CMOS- oder Bipolarprozessen ist.
  • Diese Aufgabe wird von dem Verfahren zur Herstellung einer Membran gemäß dem unabhängigen Patentanspruch 1 gelöst. Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den abhängigen Patentansprüchen, der Beschreibung und den beiliegenden Zeichnungen.
  • Erfindungsgemäß wird ein Verfahren zur Herstellung einer Membran bereitgestellt, das die folgenden Schritte umfaßt:
    • a) ein Halbleitersubstrat wird bereitgestellt,
    • b) in dem Halbleitersubstrat werden erste Gräben erzeugt,
    • c) zumindest ein erstes dielektrisches Material wird aufgebracht, so daß die Gräben mit dem ersten dielektrischen Material aufgefüllt werden und auf der Oberfläche des Halbleitersubstrats eine dielektrische Schicht gebildet wird,
    • d) in der dielektrischen Schicht werden Öffnungen erzeugt,
    • e) durch die Öffnungen in der dielektrischen Schicht wird eine isotrope Ätzung des Halbleitersubstrats selektiv zu dem ersten dielektrischen Material durchgeführt, und
    • f) zumindest ein zweites dielektrisches Material wird aufgebracht, so daß die Öffnungen der ersten dielektrischen Schicht verschlossen werden und eine Membran gebildet wird.
  • Das erfindungsgemäße Verfahren besitzt den Vorteil, daß Membranen weitgehend kompatibel zu bestehenden CMOS-, BiCMOS bzw. Bipolarprozessen hergestellt werden können. Darüber hinaus stellen die so hergestellten Membranen keine erhöhten Anforderungen an die verwendeten Packages, so daß eine kostengünstige Herstellung des Gesamtsystems gewährleisten läßt. Insbesondere sind für die Herstellung der Membranstruktur nur 2 Lithographieschritte notwendig, was ebenfalls eine kostengünstige Herstellung gewährleistet.
  • Die fertige Membranstruktur enthält keine elektrisch oder thermisch gut leitfähigen Materialien. Da der Volumenanteil des ersten dielektrischen Materials unterhalb der Membran gering ist, können die im Zusammenhang mit dem Stand der Technik beschriebenen, von einem Halbleitersubstrat ausgehenden, negativen Einflüsse auf die Bauelemente, die auf der Membran angeordnet sind, weitgehend vermieden werden. So ergibt sich z. B. aus Sicht einer Spule, die auf der Membran angeordnet wird, das Verhalten einer relativ dicken "Schicht", die eine durchschnittliche relative Dielektrizitätszahl von ε < 2 aufweist, wobei gleichzeitig ohmsche Substratverluste minimiert werden können. In Strukturen, in denen das thermische Verhalten eine Rolle spielt, reduzieren sich die vertikalen Wärmeverluste auf den Querschnittsanteil der Stützen aus dielektrischen Material.
  • Gemäß einer bevorzugten Ausführungsform der erfindungsgemäßen Verfahrens ist die Tiefe der ersten Gräben größer ist als Tiefe der isotropen Ätzung in Schritt e), so daß eine gestützte Membranstruktur erzeugt werden kann.
  • Gemäß einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Verfahrens werden vor Schritt e) entsprechend den Öffnungen in der dielektrischen Schicht in dem Halbleitersubstrat zweite Gräben erzeugt, welche versetzt zu den ersten Gräben angeordnet sind. Dabei ist es insbesondere bevorzugt, wenn die zweiten Gräben eine geringere Tiefe als die ersten Gräben aufweisen.
  • Gemäß einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Verfahrens wird als erstes dielektrischen Material Siliziumoxid oder Siliziumnitrid verwendet.
  • Weiterhin ist es bevorzugt, wenn als zweites dielektrisches Material BPSG (dotiertes Silikatglas) verwendet wird.
  • Gemäß einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Verfahrens ist die Tiefe der ersten Gräben größer 3 µm gewählt. Weiterhin ist es bevorzugt, wenn die Breite der ersten Gräben kleiner als das Doppelte der Schichtdicke der dielektrischen Schicht gewählt ist. Dies hat zur Folge, daß die dielektrische Schicht auf der Substratoberfläche weitgehend planar erzeugt wird.
  • Gemäß einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Verfahrens wird als isotrope Ätzung in Schritt f) eine Naß- oder Trockenätzung eingesetzt. Dabei ist es bevorzugt, wenn eine plasmaunterstützte Trockenätzung, insbesondere eine plasmaunterstützte Trockenätzung auf der Basis von CF4 und O2 durchgeführt wird.
  • Die Erfindung wird nachfolgend anhand von Figuren der Zeichnung näher dargestellt. Es zeigen:
  • Fig. 1-7 ein erfindungsgemäßes Verfahren zur Herstellung einer Membran,
  • Fig. 8 ein erste Anordnung der ersten und zweiten Gräben in einer Aufsicht,
  • Fig. 9 ein zweite Anordnung der ersten und zweiten Gräben in einer Aufsicht,
  • Fig. 10 ein weitere Anordnung der ersten und zweiten Gräben in einer Aufsicht, und
  • Fig. 11 ein weitere Anordnung der ersten und zweiten Gräben in einer Aufsicht.
  • Die Fig. 1 bis 7 zeigen ein erfindungsgemäßes Verfahren zur Herstellung einer Membran auf einem Halbleitersubstrat.
  • Dazu wird in einem ersten Schritt ein Halbleitersubstrat 1, beispielsweise ein Siliumsubstrat, ein GaAs-Substrat oder ein SiC-Substrat, bereitgestellt. Auf das Halbleitersubstrat wird eine ersten Maskenschicht, beispielsweise eine Siliziumnitridschicht, gegebenenfalls unter Verwendung einer dünnen Haftvermittlungsschicht, beispielsweise einer Siliziumoxidschicht, aufgebracht. Mit einer Phototechnik wird die erste Maskenschicht strukturiert, so daß eine strukturierte Hardmaske 2 für die nachfolgende Erzeugung der ersten Gräben gebildet wird. Die sich daraus ergebende Situation ist in Fig. 1 gezeigt.
  • Mit einem anisotropen Ätzverfahren werden entsprechend den Öffnungen in der Hardmaske 2 erste Gräben 3 in dem Halbleitersubstrat erzeugt. Die Tiefe der Gräben 3 ist dabei größer als 3 µm. Weiterhin ist die Breite der ersten Gräben 3 kleiner als das Doppelte der Schichtdicke der noch zu erzeugenden dielektrischen Schicht gewählt. Nachfolgend wird die Hardmaske 2 von der Oberfläche des Halbleitersubstrats entfernt, so daß sich die in Fig. 2 gezeigte Situation ergibt.
  • Anschließend wird ein erstes dielektrisches Material auf das Halbleitersubstrat 1 aufgebracht, so daß die Gräben 3 mit dem ersten dielektrischen Material aufgefüllt werden und auf der Oberfläche des Halbleitersubstrats 1 eine dielektrische Schicht 4 gebildet wird. Durch das Auffüllen der Gräben werden Stützen 9 für die spätere Membran gebildet. Da die Breite der ersten Gräben 3 kleiner als das Doppelte der Schichtdicke der dielektrischen Schicht 4 gewählt wurde, wird die dielektrische Schicht 1 auf der Substratoberfläche weitgehend planar erzeugt. Dabei wird als bevorzugtes dielektrisches Material Siliziumoxid eingesetzt, das beispielsweise mit einem TEOS-Verfahren (Tetraethylorthosilan) abgeschieden werden kann. Die sich daraus ergebende Situation ist in Fig. 3 gezeigt.
  • Nachfolgend werden mit Hilfe einer zweiten Phototechnik in der dielektrischen Schicht 4 Öffnungen 5 erzeugt, welche für eine isotrope Ätzung des Halbleitersubtrats 1 verwendet werden (Fig. 4). Zur besseren Kontrolle der isotropen Ätzung des Halbleitersubtrats 1 werden bevorzugt vor der isotropen Ätzung zweite Gräben 6 in dem Halbleitersubstrat 1 erzeugt. Dabei ist es insbesondere bevorzugt, wenn die zweiten Gräben 6 eine geringere Tiefe als die ersten Gräben 3 aufweisen, da sich auf diese eine gestützte Membranstruktur erzeugen läßt. Die sich daraus ergebende Situation ist in Fig. 3 gezeigt.
  • Anschließend wird eine isotrope Naß- oder Trockenätzung des Halbleitersubstrats 1 selektiv zu dem ersten dielektrischen Material durchgeführt, so daß große Hohlräume unterhalb der dielektrischen Schicht erzeugt werden (Fig. 6). Dabei ist es bevorzugt, wenn eine plasmaunterstützte Trockenätzung auf der Basis von CF4 und O2 durchgeführt wird. Die isotrope Ätzung wird so durchgeführt, daß die Ätztiefe geringer ist als die Tiefe der ersten Gräben 3.
  • Dementsprechend wird die dielektrische Schicht 4 von dem ersten dielektrischen Material, mit dem die ersten Gräben 3 gefüllt sind, gestützt. Nachfolgend wird ein zweites dielektrisches Material 7 aufgebracht, so daß die Öffnungen der ersten dielektrischen Schicht verschlossen werden und die Membran 8 vollständig ausgebildet ist. Bevorzugt wird dazu ein BPSG-Oxid ("Bor Phosphorous Silicat Glass") verwendet, das in dem Prozeßschritt, der bereits Teil eines CMOS- Planarisierungsprozesses sein kann, abgeschieden und durch Wärmebehandlung verflossen wird.
  • Die Anordnung sowie der Grundriss der ersten Gräben und damit der Stützen für die Membran kann je nach Anwendung gewählt werden. Insbesondere kann der Grundriss der Stützen als Säule oder Wand ausgeführt sein. Die Gestaltung der Stützen ist ein Kompromiss zwischen mechanischer Robustheit der Membran 8 und erzielbaren Verbesserungen hinsichtlich der Eigenschaften der Bauelemente, die über der Membran 8 angeordnet werden.
  • Fig. 8 zeigt ein erste Anordnung der ersten und zweiten Gräben in einer Aufsicht. Dieser Ausführungform weisen die ersten Gräben 3 eine langgezogene, rechteckige Form auf und dementsprechend sind die Stützen für die Membran 8 als rechteckige Wände ausgebildet. Die zweiten Gräben 6 sind isoliert zwischen den ersten Gräben 3 angeordnet.
  • Bei der in Fig. 9 gezeigten Ausführungsform sind die ersten Gräben 3 in einer Art Schachbrettmuster angeordnet. Dementsprechend sind die Stützen für die Membran 8 als Säulen ausgebildet.
  • Fig. 10 zeigt ein weitere Anordnung der ersten und zweiten Gräben in einer Aufsicht. Dieser Ausführungform sind die ersten Gräben 3 in Form von Sechsecken in einer wabenförmigen Weise angeordnet. Dementsprechend sind die Stützen für die Membran 8 als wabenförmige Wände ausgebildet.
  • Die zweiten Gräben 6 sind isoliert im Zentrum der Waben angeordnet.
  • Die in Fig. 11 gezeigte Ausführungsform entspricht weitgehend der Fig. 10 gezeigten Ausführungsform mit dem Unterschied, daß die Stützen für die Membran nicht als vollständige Wände sondern als isolierte Säulen in einer wabenförmigen Struktur angeordnet sind.
  • Das erfindungsgemäße Verfahren besitzt den Vorteil, daß Membranen weitgehend kompatibel zu bestehenden CMOS-, BiCMOS bzw. Bipolarprozessen hergestellt werden können. Darüber hinaus stellen die so hergestellten Membranen keine erhöhten Anforderungen an die verwendeten Packages, so daß eine kostengünstige Herstellung des Gesamtsystems gewährleisten läßt. Insbesondere sind für die Herstellung der gestützten Membranstruktur nur 2 Lithographieschritte notwendig, was ebenfalls zu eine kostengünstige Herstellung gewährleistet.

Claims (9)

1. Verfahren zur Herstellung einer Membran (8) auf einem Halbleitersubstrat (1) mit den Schritten:
a) ein Halbleitersubstrat (1) wird bereitgestellt,
b) in dem Halbleitersubstrat (1) werden erste Gräben (3) erzeugt,
c) zumindest ein erstes dielektrisches Material wird aufgebracht, so daß die ersten Gräben (3) mit dem ersten dielektrischen Material aufgefüllt werden und auf der Oberfläche des Halbleitersubstrats (1) eine dielektrische Schicht (4) gebildet wird,
d) in der dielektrischen Schicht (4) werden Öffnungen (5) erzeugt,
e) durch die Öffnungen (5) in der dielektrischen Schicht (4) wird eine isotrope Ätzung des Halbleitersubstrats (1) selektiv zu dem ersten dielektrischen Material durchgeführt, und
f) zumindest ein zweites dielektrisches Material (7) wird aufgebracht, so daß die Öffnungen (5) der ersten dielektrischen Schicht (4) verschlossen werden und eine Membran (8) gebildet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Tiefe der ersten Gräben (3) größer ist als Tiefe der isotropen Ätzung in Schritt e).
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß vor Schritt e) entsprechend den Öffnungen (5) in der dielektrischen Schicht (4) in dem Halbleitersubstrat (1) zweite Gräben (6) erzeugt werden, welche versetzt zu den ersten Gräben (3) angeordnet sind.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die zweiten Gräben (6) eine geringere Tiefe als die ersten Gräben (1) aufweisen.
5. Verfahren nach einem der vorherstehenden Ansprüche, dadurch gekennzeichnet, daß als erstes dielektrischen Material Siliziumoxid oder Siliziumnitrid verwendet wird.
6. Verfahren nach einem der vorherstehenden Ansprüche, dadurch gekennzeichnet, daß als zweites dielektrisches Material (7) BPSG verwendet wird.
7. Verfahren nach einem der vorherstehenden Ansprüche, dadurch gekennzeichnet, daß die Tiefe der ersten Gräben (3) größer 3 µm gewählt ist.
8. Verfahren nach einem der vorherstehenden Ansprüche, dadurch gekennzeichnet, daß die Breite der ersten Gräben (3) kleiner als das Doppelte der Schichtdicke der dielektrischen Schicht (4) gewählt ist.
9. Verfahren nach einem der vorherstehenden Ansprüche, dadurch gekennzeichnet, daß als isotrope Ätzung in Schritt f) eine Naß- oder Trockenätzung eingesetzt wird.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006125691A1 (de) * 2005-05-23 2006-11-30 Robert Bosch Gmbh Mikromechanisches bauelement mit einer membran und verfahren zur herstellung eines solchen bauelements
WO2007071500A1 (de) * 2005-12-20 2007-06-28 Robert Bosch Gmbh Verfahren zum herstellen einer membran auf einem halbleitersubstrat und mikromechanisches bauelement mit einer solchen membran
FR2923475A1 (fr) * 2007-11-09 2009-05-15 Commissariat Energie Atomique Procede de realisation d'un dispositif a membrane suspendue
DE102004024285B4 (de) * 2004-05-15 2014-05-15 Robert Bosch Gmbh Verfahren zur Herstellung eines mikrostrukturierten Bauelements
US9487386B2 (en) 2013-01-16 2016-11-08 Infineon Technologies Ag Comb MEMS device and method of making a comb MEMS device
DE102015216919A1 (de) * 2015-09-03 2017-03-09 Robert Bosch Gmbh Halbleiter-Bauelement

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004037304A1 (de) * 2004-07-31 2006-02-16 Robert Bosch Gmbh Mikrostrukturierter Sensor und Verfahren zu seiner Herstellung
US7264986B2 (en) * 2005-09-30 2007-09-04 Freescale Semiconductor, Inc. Microelectronic assembly and method for forming the same
US9102519B2 (en) 2013-03-14 2015-08-11 Infineon Technologies Ag Semiconductor devices and methods of forming thereof

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0373360A2 (de) * 1988-12-16 1990-06-20 International Business Machines Corporation Verfahren und Struktur zur Herstellung einer Isolierung aus VLSI- und ULSI-Schaltungen
EP0645613A1 (de) * 1993-08-20 1995-03-29 Endress U. Hauser Gmbh U. Co. Dünnschicht-Absolutdrucksensoren und deren Herstellverfahren
US5567982A (en) * 1994-09-30 1996-10-22 Bartelink; Dirk J. Air-dielectric transmission lines for integrated circuits
US5719073A (en) * 1993-02-04 1998-02-17 Cornell Research Foundation, Inc. Microstructures and single mask, single-crystal process for fabrication thereof
US5936295A (en) * 1994-05-27 1999-08-10 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
US6093330A (en) * 1997-06-02 2000-07-25 Cornell Research Foundation, Inc. Microfabrication process for enclosed microstructures
US6171971B1 (en) * 1998-04-22 2001-01-09 International Business Machines Corporation Freestanding multilayer wiring structure
WO2001004955A1 (en) * 1999-07-12 2001-01-18 Robert Bruce Davies Monolithic low dielectric constant platform for passive components and method
US6180536B1 (en) * 1998-06-04 2001-01-30 Cornell Research Foundation, Inc. Suspended moving channels and channel actuators for microfluidic applications and method for making

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6021675A (en) * 1995-06-07 2000-02-08 Ssi Technologies, Inc. Resonating structure and method for forming the resonating structure
JP3301334B2 (ja) 1997-01-31 2002-07-15 三菱電機株式会社 センサ素子及びその製造方法
DE19903380B4 (de) 1998-02-02 2007-10-18 Denso Corp., Kariya Halbleitersensoren für eine physikalische Grösse und ihre Herstellungsverfahren
US6180436B1 (en) 1998-05-04 2001-01-30 Delco Electronics Corporation Method for removing heat from a flip chip semiconductor device
US6274440B1 (en) * 1999-03-31 2001-08-14 International Business Machines Corporation Manufacturing of cavity fuses on gate conductor level

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0373360A2 (de) * 1988-12-16 1990-06-20 International Business Machines Corporation Verfahren und Struktur zur Herstellung einer Isolierung aus VLSI- und ULSI-Schaltungen
US5719073A (en) * 1993-02-04 1998-02-17 Cornell Research Foundation, Inc. Microstructures and single mask, single-crystal process for fabrication thereof
EP0645613A1 (de) * 1993-08-20 1995-03-29 Endress U. Hauser Gmbh U. Co. Dünnschicht-Absolutdrucksensoren und deren Herstellverfahren
US5936295A (en) * 1994-05-27 1999-08-10 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
US5567982A (en) * 1994-09-30 1996-10-22 Bartelink; Dirk J. Air-dielectric transmission lines for integrated circuits
US6093330A (en) * 1997-06-02 2000-07-25 Cornell Research Foundation, Inc. Microfabrication process for enclosed microstructures
US6171971B1 (en) * 1998-04-22 2001-01-09 International Business Machines Corporation Freestanding multilayer wiring structure
US6180536B1 (en) * 1998-06-04 2001-01-30 Cornell Research Foundation, Inc. Suspended moving channels and channel actuators for microfluidic applications and method for making
WO2001004955A1 (en) * 1999-07-12 2001-01-18 Robert Bruce Davies Monolithic low dielectric constant platform for passive components and method

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004024285B4 (de) * 2004-05-15 2014-05-15 Robert Bosch Gmbh Verfahren zur Herstellung eines mikrostrukturierten Bauelements
WO2006125691A1 (de) * 2005-05-23 2006-11-30 Robert Bosch Gmbh Mikromechanisches bauelement mit einer membran und verfahren zur herstellung eines solchen bauelements
DE102005023699B4 (de) * 2005-05-23 2013-11-07 Robert Bosch Gmbh Verfahren zur Herstellung eines mikromechanischen Bauelements mit einer Membran
WO2007071500A1 (de) * 2005-12-20 2007-06-28 Robert Bosch Gmbh Verfahren zum herstellen einer membran auf einem halbleitersubstrat und mikromechanisches bauelement mit einer solchen membran
FR2923475A1 (fr) * 2007-11-09 2009-05-15 Commissariat Energie Atomique Procede de realisation d'un dispositif a membrane suspendue
EP2065336A1 (de) * 2007-11-09 2009-06-03 Commissariat A L'Energie Atomique - CEA Verfahren zur Herstellung einer Vorrichtung mit einer aufgehängten Membrane
US8163586B2 (en) 2007-11-09 2012-04-24 Commissariat A L'energie Atomique Method of producing a suspended membrane device
US9487386B2 (en) 2013-01-16 2016-11-08 Infineon Technologies Ag Comb MEMS device and method of making a comb MEMS device
US10259701B2 (en) 2013-01-16 2019-04-16 Infineon Technologies Ag Comb MEMS device and method of making a comb MEMS device
DE102014100470B4 (de) * 2013-01-16 2019-09-05 Infineon Technologies Ag Verfahren zur Herstellung von MEMS-Vorrichtungen
DE102015216919A1 (de) * 2015-09-03 2017-03-09 Robert Bosch Gmbh Halbleiter-Bauelement

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