DE10050770A1 - Schaltungsanordnung zum Steuern der Wortleitungen einer Speichermatrix - Google Patents

Abstract

Gegenstand der Erfindung ist eine Schaltungsanordnung, die zum Umschalten des elektrischen Potentials an Wortleitungen (WL) einer Speichermatrix (10) dient und eine Vielzahl von selektiv adressierbaren Treiberschaltungen (20) an Enden der Wortleitungen enthält, um die Wortleitungen wahlweise auf ein erstes oder ein zweites vorgegebenes Potential zu legen. Erfindungsgemäß ist an jeder der besagten Wortleitungen (WL) an mindestens einem von der betreffenden Treiberschaltung (20) fernen Anschlusspunkt (12) jeweils eine Hilfsschaltung (30 und/oder 40) angeschlossen, die das Potential am besagten Anschlusspunkt (12) fühlt und, sobald sich das gefühlte Potential von einem der vorgegebenen Potentiale in Richtung zum anderen der vorgegebenen Potentiale zu ändern beginnt, eine niederohmige Verbindung zwischen besagtem Anschlusspunkt (12) und der Quelle des besagten anderen Potentials herzustellen und für eine vorgewählte Dauer aufrechtzuerhalten.

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Steuern der Wortleitungen einer Speichermatrix gemäß dem Oberbegriff des Patentanspruchs 1.

In den üblichen digitalen Informationsspeichern bilden die Speicherzellen eine Matrix aus Zeilen und Spalten. Um eine Speicherzelle zum Auslesen oder Einschreiben anzuwählen, wird eine der betreffenden Zeile zugeordnete "Wortleitung" akti­ viert und eine der betreffenden Spalte zugeordnete "Bitlei­ tung" angesteuert. Das Aktivieren einer Wortleitung erfolgt durch Anlegen eines Aktivierungspotentials, welches die zuge­ ordneten Speicherzellen so konditioniert, dass über die Bit­ leitungen auf sie zugegriffen werden kann, um Speicherinfor­ mation auszulesen oder einzuschreiben. Nach erfolgtem Lese- bzw. Schreibbetrieb an der Zeile wird die betreffende Wort­ leitung wieder deaktiviert, indem sie auf ein Deaktivierungs­ potential gebracht wird, welches die erwähnte Konditionierung der Speicherzellen wieder aufhebt.

Zum wahlweisen Aktivieren und Deaktivieren ist an jede Wort­ leitung eine zugeordnete Treiberschaltung angeschlossen, die auch als Wortleitungstreiber bezeichnet wird. Die Auswahl der Treiberschaltung und somit der betreffenden Wortleitung er­ folgt mittels eines Zeilenadressendecoders, der die Bits ei­ ner digitalen Zeilenadresse empfängt. Jede Treiberschaltung ist im Prinzip eine Schalteinrichtung, die abhängig von Steuersignalen eine niederohmige Verbindung zwischen der betreffenden Wortleitung und wahlweise einer Quelle des Akti­ vierungspotentials oder einer Quelle des Deaktivierungspoten­ tials herstellt.

In den meistüblichen Fällen sind die Treiberschaltungen an einem der spaltenparallelen Ränder der Speichermatrix ange­ ordnet und an die dort befindlichen "Anfänge" der Wortleitun­ gen angeschlossen. Wird an diesem Ort ein Signal eingespeist, so pflanzt sich dieses mit einer gewissen Ausbreitungsge­ schwindigkeit längs der Leitung fort, denn die Leitung ver­ hält sich, hauptsächlich wegen der verteilten Querkapazität in Verbindung mit dem Längswiderstand, wie eine RC-Verzö­ gerungskette. Nach einem Umschalten des Potentials am Lei­ tungsanfang dauert es also mit wachsender Entfernung vom An­ fang zunehmend länger, bis ändere Orte der Leitung die volle Amplitude des neuen Potentials erreichen.

Diese Laufzeit limitiert die maximal mögliche Arbeitsge­ schwindigkeit des Speichers. Bei üblicher Betriebsart darf mit dem Schreiben von außen oder mit dem Lesen nach außen erst dann begonnen werden, wenn sich das an die ausgewählte Wortleitung gelegte Aktivierungspotential über die gesamte Länge dieser Leitung eingestellt hat und sich die über die Bitleitungen zu koppelnden Signale vollständig entwickelt ha­ ben. Dieses einzuhaltende Intervall zwischen dem Beginn der Zeilenaktivierung und dem Beginn der Spaltenansteuerung ("RAS to CAS Delay" oder abgekürzt "TRCD") muss sich somit auch nach der Laufzeit richten, die das Aktivierungssignal vom An­ fang der Wortleitung bis zum fernsten Punkt, also dem "Ende" der Wortleitung, benötigt. In ähnlicher Weise soll ein nächster Schreib- oder Lesezyklus üblicherweise erst dann be­ gonnen werden, wenn sich das an die bisher ausgewählte Wort­ leitung gelegte Deaktivierungspotential über die gesamte Wortleitung eingestellt hat und demzufolge das abschließende Vorladen über die betreffenden Zeile erfolgen kann. Das hier einzuhaltende Intervall ("Row Precharge Time" oder abgekürzt "TRP") muss sich also ebenfalls nach der Signallaufzeit vom Anfang zum Ende der Wortleitung richten. Insbesondere bei großen Speichermatrizen mit entsprechend langen Wortleitungen werden die erwähnten laufzeitbedingten Intervalle zu einem Problem. Eine Vergrößerung der Treiberschaltungen kann hier keinen zeitlichen Vorteil bringen.

Einer Limitierung der Arbeitsgeschwindigkeit durch die Signallaufzeit auf der Wortleitung kann in bekannter Weise begegnet werden, indem man die Treiberschaltung in der Mitte der Wortleitung anordnet und anschließt, so dass die Laufzeit bis zum fernsten Punkt der Wortleitung halbiert wird. Ein weiterer bekannter Lösungsvorschlag ist das sogenannte "Segmented-Wordline"-Konzept, welches im Prinzip eine noch feinere Unterteilung der Wortleitungslänge nutzt. Beide Kon­ zepte erhöhen jedoch die Chipfläche deutlich. Platz bean­ spruchen nämlich nicht nur die Transistoren der Treiberschal­ tung selbst, sondern auch deren Zuleitungen, die in gebühren­ dem Abstand voneinander und von den Elementen und Leitungen der Speichermatrix verlaufen müssen. Dieser Platzbedarf wird besonders groß, wenn die Treiberschaltungen wie üblich grup­ penweise mit dem Steuersignal beaufschlagt werden, das die Aktivierung oder Deaktivierung befiehlt, und die weitere Aus­ wahl innerhalb der Gruppen über zusätzliche Leitungen er­ folgt. Die Steuerleitungen, die das Steuersignal für die ein­ zelnen Gruppen von Treiberschaltungen liefern, müssen jeweils zu den Orten der betreffenden Treiberschaltungen geführt wer­ den, und die Auswahlleitungen müssen als Bündel zunächst in Zeilenrichtung zum Ort der Treiberschaltungen und dann in Spaltenrichtung entlang allen Treiberschaltungen geführt wer­ den.

Die Aufgabe der Erfindung besteht darin, eine befohlene Po­ tentialänderung an Wortleitungen einer Speichermatrix be­ schleunigt durchzuführen. Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 beschriebene Schaltungsan­ ordnung gelöst. Besondere Ausführungsformen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Erfindung wird demnach realisiert an einer Schaltungsan­ ordnung zum Umschalten des elektrischen Potentials an Wortleitungen einer Speichermatrix, mit einer Vielzahl von selek­ tiv adressierbaren Treiberschaltungen, deren jede an ein Ende eines jeweils zugeordneten Exemplars der Wortleitungen ange­ schlossen ist und auf Adressier- und Steuersignale anspricht, um eine niederohmige Verbindung zwischen dem betreffenden Wortleitungsende und wahlweise einer Quelle eines ersten Po­ tentials oder einer Quelle eines zweiten Potentials herzu­ stellen, das sich vom ersten Potential um eine gegebene Po­ tentialdifferenz unterscheidet. Erfindungsgemäß ist an jeder der besagten Wortleitungen an mindestens einem von der betreffenden Treiberschaltung fernen Anschlusspunkt jeweils eine erste zugeordnete Hilfsschaltung angeschlossen ist, die Mittel zum Fühlen des Potentials am besagten Anschlusspunkt enthält und durch ein erstes Befähigungssignal sensibilisier­ bar ist, um ab dem Zeitpunkt, zu dem sich das gefühlte Poten­ tial vom ersten Potential in Richtung zum zweiten Potential um einen definierten Teilbetrag der gegebenen Potentialdiffe­ renz geändert hat, eine niederohmige Verbindung zwischen be­ sagtem Anschlusspunkt und der Quelle des zweiten Potentials herzustellen und für eine vorgewählte Dauer aufrechtzuerhal­ ten.

Die erfindungsgemäße Hilfsschaltung sorgt also im sensibili­ sierten Zustand dafür, dass die Wortleitung auch an dem von der Treiberschaltung entfernten Ort schnell auf das befohlene Potential gezogen wird. Bereits kurz nach dem Umschalten des Potentials am Ort der Treiberschaltung ist schon eine kleine Potentialänderung am entfernten Ort fühlbar, lange bevor das Potential dort seinen neuen Endwert erreicht hat. Dies wird gemäß der Erfindung ausgenutzt, um die Hilfsschaltung in Aktion treten zu lassen. Da die erwähnte Potentialänderung nur an derjenigen Wortleitungen fühlbar ist, die über die zu­ geordnete Treiberschaltung ausgewählt wurde, bedarf es keiner weiteren Information auf der Seite der Hilfsschaltungen für die Auswahl der Wortleitung. Das sensibilisierende Befähi­ gungssignal kann an alle Hilfsschaltungen gleichzeitig gelegt werden, so dass man hierzu nur eine einzige, allen Hilfsschaltungen gemeinsame Zuleitung benötigt. Dies ist ein we­ sentlicher Vorteil gegen über dem bekannten Konzept segmen­ tierter Wortleitungen, bei dem zwischen den Segmenten jeweils eigenständige Treiberschaltungen eingefügt sind, die mehrere Zuleitungen benötigen.

Wenn man den Aufwand für eine erfindungsgemäße Schaltungsan­ ordnung möglichst gering halten will, können die Hilfsschal­ tungen so ausgebildet sein, dass sie entweder nur die Akti­ vierung oder nur die Deaktivierung von Wortleitungen be­ schleunigen. Im erstgenannten Fall ist das "erste Potential" das Deaktivierungspotential, und das "zweite Potential" ist das Aktivierungspotential; im zweitgenannten Fall ist es um­ gekehrt. Welche dieser beiden Ausführungsform zu bevorzugen ist, hängt von der gewünschten Anwendung und Betriebsart des Speichers ab.

Andererseits können die Hilfsschaltungen auch so ausgestaltet werden, dass sowohl die Aktivierung als auch die Deakti­ vierung von Wortleitungen beschleunigt wird. Allerdings er­ höht sich hiermit der Schaltungsaufwand für die Hilfsschal­ tungen selbst, und es sind zwei Zuleitungen für zwei ver­ schiedene Befähigungssignale notwendig. Außerdem ist eine we­ sentlich genauere Zeitsteuerung für die alternierende Sensi­ bilisierung der Hilfsschaltungen erforderlich, um zu verhin­ dern, dass Überlappungen zwischen den Sensibilisierungsarten und somit Kurzschlüsse zwischen den beiden Potentialquellen auftreten.

Die Erfindung wird nachstehend anhand eines Ausführungsbei­ spiels unter Bezugnahme auf die Zeichnung näher erläutert, deren einzige Figur schematisch eine Speichermatrix mit einer erfindungsgemäßen Schaltungsanordnung zeigt.

In der Zeichnung ist mit gestricheltem Rahmen der Umriss ei­ ner Speichermatrix 10 dargestellt, die in Zeilenrichtung von einer Vielzahl von Wortleitungen WL und in Spaltenrichtung von eine Vielzahl von Bitleitungen BL durchzogen ist. Aus Gründen der Übersichtlichkeit sind jeweils nur einige Exemplare dieser Leitungen in Form dicker horizontaler und vertikaler Linien eingezeichnet. Nahe jeder Kreuzung einer Wortleitung WL mit einer Bitleitung BL befindet sich eine (nicht gezeigte) Speicherzelle, auf welche durch Ansteuerung der betreffenden Wortleitung und Bitleitung zugegriffen wer­ den kann, um Information einzuschreiben oder auszulesen, wie allgemein bekannt.

Zum Ansteuern der Wortleitungen WL ist am linken Endpunkt 11 jeder dieser Leitungen ein zugeordneter Wortleitungstreiber 20 angeschlossen. Die Treiber 20 sind herkömmlicher Bauart und alle gleich aufgebaut, deswegen genügt eine kurze Be­ schreibung und vereinfachte zeichnerische Darstellung nur ei­ nes Exemplars. Demnach enthält jeder Treiber 20 einen P-Ka­ nal-Feldeffekttransistor (P-FET) 21 und zwei N-Kanal-Feld­ effekttransistoren (N-FETs) 22 und 28. Die Source-Drain- Strecke (Kanal) des P-FET 21 führt vom Wortleitungsanschluss 11 zu einer Auswahlleitung 24a eines ersten Leitungsbündels 24, das im dargestellten Fall insgesamt vier Auswahlleitungen 24a-24d enthält, die abhängig von der Information einer Zei­ lenadresse ausgewählt und wahlweise mit einer Quelle eines ersten Potentials H oder eines zweiten Potentials L verbunden werden können, wie symbolisch mit einer Gruppe 25 von Um­ schaltern angedeutet. Die Source-Drain-Strecken (Kanäle) der N-FETs 22 und 28 führen beide parallel zueinander vom Wort­ leitungsanschluss 11 zu einer Quelle des zweiten Potentials L. Die Gateelektroden des P-FET 21 und des ersten N-FET 22 empfangen über eine Steuerleitung 23 ein Wortleitungssteuer­ signal WLS. Die Gateelektrode des zweiten N-FET 28 ist mit einer Auswahlleitung 26a eines zweiten Leitungsbündels 26 verbunden, das im dargestellten Fall insgesamt vier Auswahl­ leitungen 26a-26d enthält, die abhängig von der Zeilenadresse ausgewählt und wahlweise mit der Quelle des ersten Potentials H oder der Quelle des zweiten Potentials L verbunden werden können, wie ebenfalls symbolisch mit einer Umschaltergruppe 27 angedeutet. Das Potential H sei der "hohe" Logikpegel (Bi­ närwert 1) und positiv gegenüber dem "niedrigen" Logikpegel L (Binärwert 0).

Die Treiber für die anderen Wortleitungen sind ähnlicher Weise angeschlossen; sie sind in Gruppen von jeweils vier Treibern organisiert. Alle Treiber der selben Gruppe empfan­ gen das gleiche Wortleitungssteuersignal, sind jedoch mit un­ terschiedlichen Paaren 24a, 26a oder 24b, 26b oder 24c, 26c oder 24d, 26d der Auswahlleitungen verbunden.

Zum Ansteuern einer Wortleitung wird zunächst die betreffende Wortleitungsadresse an den (nicht gezeigten) Zeilenadressen­ decoder gelegt und dort decodiert. Zum Decodierungsvorgang gehört die Gruppenwahl durch Auswählen der zur adressierten Vierergruppe gehörenden Steuerleitung 23 und die Endwahl durch Verbinden der innerhalb der Gruppe zuständigen Auswahl­ leitungen in den Bündeln 24, 26 mit dem H- bzw. dem L-Poten­ tial durch Auswählen und Ansteuern der entsprechenden Um­ schalter in den Umschaltergruppen 26 und 27. Nach dem Anlegen einer Adresse liefert eine als Block 60 gezeigte Ablaufsteu­ ereinrichtung (Controller) ein die Gültigkeit der Wortlei­ tungsadresse anzeigendes Signal WGL bestimmter Dauer zur Vor­ gabe der Zeit, in welcher die Aktionen des Speichers unter Beteiligung der adressierten Wortleitung stattfinden sollen. Auch die nachstehend beschriebenen Aktionen zum Aktivieren und Deaktivieren einer Wortleitung werden von der Ablaufsteu­ ereinrichtung 60 zeitgesteuert.

Zur Aktivierung der adressierten Wortleitung wird zuerst die zur adressierten Vierergruppe gehörende Steuerleitung 23 auf L-Potential gebracht, so dass der P-FET 21 leitend und der erste N-FET 22 gesperrt wird. Dann wird die zuständige Aus­ wahlleitung (z. B. 26a) des Bündels 26 durch Aktion des gemäß Adresse ausgewählten Umschalters in der Umschaltergruppe 27 vom H-Potential auf das L-Potential geschaltet, so dass der zweite N-FET 28 gesperrt wird. Etwa gleichzeitig wird die zuständige Auswahlleitung (z. B. 24a) des Bündels 24 durch Ak­ tion des gemäß Adresse ausgewählten Umschalters in der Um­ schaltergruppe 25 vom L-Potential abgetrennt und mit dem H- Potential verbunden, so dass die angeschlossene Wortleitung WL am Anschlusspunkt 11 über den P-FET 21 auf dieses H-Poten­ tial gezogen wird.

Zur Deaktivierung der Wortleitung wird zuerst die zuständige Auswahlleitung des Bündels 24 wieder vom H-Potential abgekop­ pelt, und die zuständige Auswahlleitung des Bündels 26 wird auf H-Potential gelegt. Hierdurch wird der zweite N-FET 28 leitend, so dass er die angeschlossene Wortleitung WL am Anschlusspunkt 11 auf L-Potential zieht. Später wird dann die Steuerleitung 23 wieder auf H-Potential gebracht, so dass der P-FET 21 wieder gesperrt und der erste N-FET 22 wieder lei­ tend wird.

Die bis hierher beschriebene Schaltungstechnik und Funktions­ weise ist bekannt. Wie weiter oben erwähnt, kann es Probleme geben, weil es infolge Signalverzögerung entlang der Wortlei­ tung WL eine gewisse Zeit dauert, bis sich der am Anschluss­ punkt 11 aufgeprägte Potentialwechsel auch am entfernten Ende der Wortleitung WL entwickelt hat. Diese Zeit wird gemäß der Erfindung wesentlich verkürzt durch die in der rechten Hälfte der Zeichnung gezeigten Schaltungsmaßnahmen.

Gemäß der Zeichnung sind an einem Punkt 12 am entfernten Ende jeder Wortleitung WL zwei Hilfsschaltungen 30 und 40 ange­ schlossen. Die erste Hilfsschaltung 30 bewirkt eine Beschleu­ nigung des Potentialwechsels am Punkt 12, wenn der Treiber 20 die Wortleitung WL aktiviert, also von L-Potential auf H-Po­ tential hochfährt. Die zweite Hilfsschaltung 40 bewirkt eine Beschleunigung des Potentialwechsels am Punkt 12, wenn der Treiber 20 die Wortleitung WL deaktiviert, also von H-Poten­ tial auf L-Potential herunterfährt.

Zunächst sei die erste Hilfsschaltung 30 beschrieben. Vorge­ sehen ist ein N-FET 31, dessen Gateelektrode an den Punkt 12 der Wortleitung WL angeschlossen ist. Die Sourceelektrode des N-FET 31 liegt fest an L-Potential, und seine Drainelektrode ist über den Kanal eines weiteren N-FET 32 und dann den Kanal eines P-FET 33 an die Quelle des H-Potentials angeschlossen. Der Verbindungspunkt zwischen den Kanälen der Transistoren 32 und 33 ist an die Gateelektrode eines weiteren P-FET 34 ange­ schlossen, dessen Kanal direkt zwischen den Punkt 12 der Wortleitung WL und die Quelle des H-Potentials geschaltet ist. Die Gateelektroden der Transistoren 32 und 33 sind ge­ meinsam zum Empfang eines Befähigungssignals BSA angeschlos­ sen.

Im Unterschied zu den Transistoren 32, 33, 24 ist der N-FET 31 als Element mit niedriger Schwellenspannung dimensioniert, d. h. er wird schon dann leitend, wenn das Potential an seiner Gateelektrode nur wenig positiver als sein Sourcepotential ist. Diese Schwellenspannung ist wesentlich geringer bemessen als die Differenz zwischen dem H-Potential und dem L-Poten­ tial. Solange die Wortleitung deaktiviert ist, also auf L-Pe­ gel liegt, bleibt der N-FET 31 jedoch gesperrt.

Das Befähigungssignal BSA wird normalerweise auf L-Pegel gehalten und spätestens beim Start einer Wortleitungsakti­ vierung (vorzugsweise kurz vorher) auf H-Pegel geschaltet. Hierdurch wird im oberen Teil 30 der Hilfsschaltung der N-FET 32 leitend und der P-FET 33 gesperrt, so dass auch der P-FET 34 vorerst gesperrt bleibt. Beim Beginn der Wortleitungsakti­ vierung, also wenn der P-FET 21 des ausgewählten Treibers 30 durch das Steuersignal WLS des Treibers 20 eingeschaltet wird, steigt das Potential am Anfangspunkt 11 der Wortleitung WL schnell vom bisherigen L-Pegel auf den H-Pegel. Am ent­ fernten Anschlusspunkt 12 beginnt das Wortleitungspotential ebenfalls anzusteigen, jedoch wesentlich langsamer. Schon ein geringer Potentialanstieg an dieser Stelle führt aber zur Einschaltung des N-FET 31, der daraufhin über den leitenden N-FET 32 die Gateelektrode des P-FET 34 auf L-Pegel zieht. Der somit durchgeschaltete P-FET 34 bildet dann eine nieder­ ohmige Verbindung zwischen dem Anschlusspunkt 12 und dem H- Potential, so dass dieser Punkt 12 sofort auf H-Pegel gezogen wird.

Dies erfolgt wesentlich früher als der Zeitpunkt, zu dem an­ sonsten das volle H-Potential vom Treiber 20 her über die Länge der Wortleitung WL am Anschlusspunkt 12 angelangt wäre. Die Aktivierung der gesamten Wortleitung WL wird also wesent­ lich beschleunigt. Das Befähigungssignal BSA kann schon kurz danach wieder ausgeschaltet werden, d. h. auf L-Potential zu­ rückgesetzt werden, denn das weitere Halten des Aktivierungs­ potentials an der Wortleitung übernimmt der P-FET 21 des Treibers 20.

Die zweite Hilfsschaltung 40 ist ähnlich aufgebaut wie die erste Hilfsschaltung 30 und funktioniert in ähnlicher Weise, allerdings polaritätsmäßig entgegengesetzt. Vorgesehen ist ein P-FET 41, dessen Gateelektrode an den Punkt 12 der Wort­ leitung WL angeschlossen ist. Die Sourceelektrode des P-FET 41 liegt fest an H-Potential, und seine Drainelektrode ist über den Kanal eines weiteren P-FET 42 und dann den Kanal ei­ nes N-FET 43 an die Quelle des L-Potentials angeschlossen. Der Verbindungspunkt zwischen den Kanälen der Transistoren 42 und 43 ist an die Gateelektrode eines weiteren N-FET 44 ange­ schlossen, dessen Kanal direkt zwischen den Punkt 12 der Wortleitung WL und die Quelle des L-Potentials geschaltet ist. Die Gateelektroden der Transistoren 42 und 43 sind ge­ meinsam zum Empfang eines zweiten Befähigungssignals BSD an­ geschlossen.

Im Unterschied zu den Transistoren 42, 43, 44 ist der P-FET 41 als Element mit niedriger Schwellenspannung dimensioniert, d. h. er wird schon dann leitend, wenn das Potential an seiner Gateelektrode nur wenig negativer als sein Sourcepotential ist. Diese Schwellenspannung ist wesentlich geringer bemessen als die Differenz zwischen dem L-Potential und dem H-Poten­ tial. Solange die Wortleitung aktiviert ist, also auf H-Pegel liegt, bleibt der P-FET 41 jedoch gesperrt.

Das Befähigungssignal BSD wird normalerweise auf H-Pegel gehalten und spätestens beim Start einer Wortleitungs-Deakti­ vierung (vorzugsweise kurz vorher) auf L-Pegel geschaltet. Hierdurch wird P-FET 42 leitend und der N-FET 43 gesperrt, so dass auch der N-FET 44 vorerst gesperrt bleibt. Beim Beginn der Wortleitungs-Deaktivierung, also wenn der N-FET 22 des ausgewählten Treibers 30 durch das Steuersignal WLS des Trei­ bers 20 eingeschaltet wird, fällt das Potential am Anfangs­ punkt 21 der Wortleitung WL schnell vom bisherigen H-Pegel auf den L-Pegel. Am entfernten Anschlusspunkt 12 beginnt das Wortleitungspotential ebenfalls abzunehmen, jedoch wesentlich langsamer. Schon eine geringe Potentialabnahme an dieser Stelle führt aber zur Einschaltung des P-FET 41, der darauf­ hin über den leitenden P-FET 42 die Gateelektrode des N-FET 44 auf H-Pegel zieht. Der somit durchgeschaltete N-FET 44 bildet dann eine niederohmige Verbindung zwischen dem An­ schlusspunkt 12 und dem L-Potential, so dass dieser Punkt 12 sofort auf L-Pegel gezogen wird.

Dies erfolgt wesentlich früher als der Zeitpunkt, zu dem an­ sonsten das volle L-Potential vom Treiber 20 her über die Länge der Wortleitung WL am Anschlusspunkt 12 angelangt wäre. Die Deaktivierung der gesamten Wortleitung WL wird also we­ sentlich beschleunigt. Das Befähigungssignal BSD kann schon kurz danach wieder ausgeschaltet werden, d. h. auf H-Potential zurückgesetzt werden, denn das weitere Halten des Deaktivie­ rungspotentials an der Wortleitung übernimmt der N-FET 28 und später der N-FET 22 des Treibers 20.

Die Zeitsteuerung der Befähigungssignale BSA und BSD kann über geeignete Zeitglieder und Impulsformer aus Signalen des Controllers 60 abgeleitet werden, welche den sonstigen Ablauf des Speicherbetriebs bestimmen. Eine zu erfüllende Bedingung für das Timing der Befähigungssignale ist, dass deren wirksa­ mer Zustand (H-Pegel bei BSA bzw. L-Pegel bei BSD) beginnt, bevor der Treiber 20 das Potential am Punkt 11 umzuschalten beginnt, und endet, nachdem eine Zeit verstrichen ist, die etwas länger ist als die Signallaufzeit über die Wortleitung vom Punkt 11 zum Punkt 12. Um Kurzschlüsse zu vermeiden, dür­ fen sich aber erstens die wirksamen Zustände der beiden Befähigungssignale nicht überlappen, ferner darf das Befähigungssignal BSA zu keinem Zeitpunkt wirksam sein, während einer oder beide der N-FETs 22 und 28 im Treiber 20 leitend sind, und drittens darf das Befähigungssignal BSD zu keinem Zeitpunkt wirksam sein, während der P-FET 21 im Trei­ ber 20 leitend ist. Es ist deswegen vorteilhaft, die Befähigungssignale so spät wie möglich wirksam zu machen und so früh wie möglich wieder unwirksam zu machen. Alle diese Bedingungen lassen sich in einfacher Weise erfüllen, wenn man als Zeitbezug für das Timing der Befähigungssignale BSA und BSD das bereits erwähnte Signal WLG heranzieht, welches den Beginn und das Ende der Gültigkeit der Wortleitungsadresse definiert.

Demgemäss ist in bevorzugter Ausführungsform der Erfindung zur Erzeugung des Befähigungssignals BSA ein erster Flanken­ detektor 62 vorgesehen, der das Gültigkeitssignal WGL empfängt und beim Erscheinen der Vorderflanke dieses Signals einen Triggerimpuls liefert, welcher seinerseits einen Monovibrator 63 zur Abgabe eines Impulses vorgegebener Dauer mit H-Pegel veranlasst, der das Befähigungssignal BSA bildet. Die Impulsdauer am Monovibrator 63 ist so eingestellt, dass sie mindestens gleich der Signallaufzeit auf der Wortleitung WL vom Punkt 11 zum Punkt 12 ist, aber früher endet als das Gültigkeitssignal WLG. Zur Erzeugung des Befähigungssignals BSD ist ein zweiter Flankendetektor 64 vorgesehen, der das Gültigkeitssignal WGL empfängt und beim Erscheinen der Rück­ flanke dieses Signals einen Triggerimpuls liefert, welcher seinerseits einen zweiten Monovibrator 65 zur Abgabe eines Impulses vorgegebener Dauer mit L-Pegel veranlasst, der das Befähigungssignal BSA bildet. Auch am Monovibrator 65 ist die Impulsdauer so eingestellt, dass sie mindestens gleich der Signallaufzeit auf der Wortleitung WL vom Punkt 11 zum Punkt 12 ist, aber früher endet als das Gültigkeitssignal WLG.

Die Schwellenspannungen der als Potentialfühler verwendeten Transistoren 31 und 41 sollten so bemessen werden, dass ihr Betrag eine möglichst geringer Teil der Differenz zwischen H- Potential und L-Potential ist. Je kleiner die Schwellenspan­ nung ist, desto früher spricht die jeweilige Hilfsschaltung 30 bzw. an und desto schneller erfolgt die gewünschte Poten­ tialänderung am Anschlusspunkt 12. Andererseits müssen die Schwellenspannungen aber eindeutig unterscheidbar höher sein als ungewollte Fluktuationen der an den Transistoren 31 und 41 liegenden Potentiale, die nicht von einer gewollten Poten­ tialänderung am Anfangspunkt 11 der Wortleitung WL herrühren und bei zu geringer Schwellenspannung zu einem fälschlichen Ansprechen der Hilfsschaltungen führen könnten. In den meisten praktischen Fällen liegt die Amplitude solcher Fluk­ tuationen nicht höher als 100 mV, so dass eine Schwellenspan­ nung von etwa 300 mV mit Sicherheit genügt. Dieser Betrag ist wesentlich kleiner als die übliche Differenz zwischen dem H- Potential und dem L-Potential, die meist bei einigen Volt liegt.

Im Grunde arbeitet jede der beiden Hilfsschaltungen 30 und 40 selbständig für sich und kann gewünschtenfalls auch alleine vorgesehen werden. Will man sich mit einer Beschleunigung al­ lein der Wortleitungs-Aktivierung begnügen, kann die Hilfs­ schaltung 40 weggelassen werden. Genügt eine Beschleunigung allein der Wortleitungs-Deaktivierung, kann die Hilfsschal­ tung 30 weggelassen werden. In diesen Fällen ist die Zeit­ steuerung des jeweiligen Befähigungssignals BSA bzw. BSD we­ niger kritisch, weil die Kurzschlussmöglichkeiten geringer sind.

Die anhand der Zeichnung beschriebene Anordnung ist nur ein Beispiel für die Realisierung der Erfindung. Die beschriebe­ nen Schaltelemente sind vorzugsweise Feldeffekttransistoren in MOS-Bauweise (MOSFETs), es können aber auch andere Schalt­ elemente verwendet werden. Insgesamt können die Treiber 20 und ihre Organisation und Adressierung auch anders ausgebil­ det sein als vorstehend beschrieben. Ebenso können für die Hilfsschaltungen 30 und 40 andere Schaltungsvarianten verwen­ det werden; geeignet ist jede Art von Schwellenschaltung, die bei Sensibilisierung mittels eines Befähigungssignals das Po­ tential am Anschlusspunkt schnell auf einen Endwert zieht, sobald sie eine Potentialänderung fühlt, die in Richtung zum besagten Endwert geht.

Auch brauchen die Hilfsschaltungen 30 und/oder 40 nicht in jedem Fall oder nicht nur an den von der Treibern 20 abge­ wandten Enden der Wortleitungen angeschlossen zu sein. So kann es unter Umständen auch Vorteile bringen, die Hilfs­ schaltungen z. B. irgendwo in der zweiten Hälfte oder gar in der Mitte der Wortleitungen anzuschließen. Bei sehr langen Wortleitungen können auch zwei oder mehr Hilfsschaltungen in Abständen entlang der Länge jeder Wortleitung angeordnet wer­ den.

Die Einrichtungen zur Ansteuerung der Bitleitungen wurden nicht beschrieben und sind in der Zeichnung nicht darge­ stellt, weil ihre Ausbildung ohne Belang für die Erfindung ist.

Bezugszeichenliste

10

Speichermatrix

11

treiberseitiger Anschlusspunkt

12

entfernter Anschlusspunkt

20

Treiberschaltung

21

P-FET

22

N-FET

23

Steuerleitung

24

Auswahlleitungen

25

Umschaltergruppe

26

Auswahlleitungen

27

Umschaltergruppe

28

N-FET

30

erste Hilfsschaltung

31

N-FET (Fühltransistor)

32

N-FET

33

P-FET

34

P-FET

40

zweite Hilfsschaltung

41

P-FET (Fühltransistor)

42

P-FET

43

P-FET

44

N-FET

60

Ablaufsteuereinrichtung

62

Flankendetektor

63

Monovibrator

64

Flankendetektor

65

Monovibrator
H positiveres Potential
BL Bitleitungen
BSA erstes Befähigungssignal
BSD zweites Befähigungssignal
L negativeres Potential
WGL Signal "Wortleitungsadresse gültig"
WL Wortleitung
WLS Wortleitungssteuersignal

Claims (15)

1. Schaltungsanordnung zum Umschalten des elektrischen Potentials an Wortleitungen (WL) einer Speichermatrix (10), mit einer Vielzahl von selektiv adressierbaren Treiberschal­ tungen (20), deren jede an ein Ende (11) eines jeweils zuge­ ordneten Exemplars der Wortleitungen angeschlossen ist und auf Adressier- und Steuersignale (WLS) anspricht, um eine niederohmige Verbindung zwischen dem betreffenden Wortlei­ tungsende und wahlweise einer Quelle eines ersten Potentials (H oder L) oder einer Quelle eines zweiten Potentials (L oder H) herzustellen, das sich vom ersten Potential um eine gege­ bene Potentialdifferenz unterscheidet, dadurch gekennzeichnet, dass an jeder der besagten Wortleitungen (WL) an mindestens einem von der betreffenden Treiberschaltung (20) fernen An­ schlusspunkt (12) jeweils eine erste zugeordnete Hilfsschal­ tung (30 oder 40) angeschlossen ist, die Mittel zum Fühlen des Potentials am besagten Anschlusspunkt enthält und durch ein erstes Befähigungssignal (BSA oder BSD) sensibilisierbar ist, um ab dem Zeitpunkt, zu dem sich das gefühlte Potential vom ersten Potential (L oder H) in Richtung zum zweiten Po­ tential (H oder L) um einen definierten Teilbetrag der gege­ benen Potentialdifferenz geändert hat, eine niederohmige Ver­ bindung zwischen besagtem Anschlusspunkt (12) und der Quelle des zweiten Potentials (H oder L) herzustellen und für eine vorgewählte Dauer aufrechtzuerhalten.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass das erste Potential das Deaktivierungs­ potential (L) ist, welches den Schreib- oder Lesezugriff zu den der betreffenden Wortleitung (WL) zugeordneten Speicher­ zellen der Speichermatrix (10) sperrt, und dass das zweite Potential das Aktivierungspotential (H) ist, welches den Schreib- oder Lesezugriff zu den besagten Speicherzellen freigibt.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass das erste Potential das Aktivierungspo­ tential (H) ist, welches den Schreib- oder Lesezugriff zu den der betreffenden Wortleitung (WL) zugeordneten Speicherzellen der Speichermatrix (10) freigibt, und dass das zweite Potential das Deaktivierungspotential (L) ist, welches den Schreib- oder Lesezugriff zu den besagten Speicherzellen sperrt.

4. Schaltungsanordnung nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, dass eine Zeitsteuerschal­ tung (60-65) vorgesehen ist, welche das erste Befähigungs­ signal (BSA oder BSD) für die Dauer eines Intervalls erzeugt, welches beginnt, bevor die zugeordnete Treiberschaltung (20) die Wortleitung (WL) mit der Quelle des zweiten Potentials (H oder L) verbindet, und welches frühestens dann endet, wenn nach Herstellen dieser Verbindung eine Zeit verstrichen ist, die etwas länger ist als es der Signallaufzeit über die Wort­ leitung (20) von der Treiberschaltung zum Anschlusspunkt (12) der Hilfsschaltung (30 oder 40) entspricht, und dass die Hilfsschaltung (30 oder 40) eine von ihr herge­ stellte niederohmige Verbindung zwischen ihrem Anschlusspunkt (12) und der Quelle des zweiten Potentials (H oder L) bis zum Ende des ersten Befähigungssignals (BSA oder BSD) aufrechter­ hält.

5. Schaltungsanordnung nach Anspruch einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass an jeder der besagten Wortleitungen (WL) an mindestens einem von der betreffenden Treiberschaltung (20) fernen Anschlusspunkt jeweils eine zweite zugeordnete Hilfsschaltung (40 oder 30) angeschlossen ist, die Mittel zum Fühlen des Potentials am besagten An­ schlusspunkt (12) enthält und durch ein zweites Befähigungs­ signal (BSD oder BSA) sensibilisierbar ist, um ab dem Zeit­ punkt, zu dem sich das gefühlte Potential vom zweiten Poten­ tial (H oder L) in Richtung zum ersten Potential (L oder H) um einen definierten Teilbetrag der gegebenen Potentialdifferenz geändert hat, eine niederohmige Verbindung zwischen be­ sagtem Anschlusspunkt (12) und der Quelle des ersten Poten­ tials (L oder H) herzustellen und für eine vorgewählte Dauer aufrechtzuerhalten.

6. Schaltungsanordnung nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, dass die Zeitsteuerschaltung (60-65) das zweite Befähigungssignal (BSD oder BSA) ohne zeitliche Über­ lappung mit dem ersten Befähigungssignal (BSA oder BSD) und für die Dauer eines Intervalls erzeugt, welches beginnt, be­ vor die zugeordnete Treiberschaltung (20) die Wortleitung (WL) mit der Quelle des ersten Potentials (L oder H) verbin­ det, und welches frühestens dann endet, wenn nach Herstellen dieser Verbindung eine Zeit verstrichen ist, die etwas länger ist als es der Signallaufzeit über die Wortleitung (WL) von der Treiberschaltung (20) zum Anschlusspunkt (12) der zweiten Hilfsschaltung (40 oder 30) entspricht.

7. Schaltungsanordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass die Zeitsteuerschaltung (60-65) Mittel (61-65) enthält, um den Beginn und das Ende des oder jedes Befähigungssignals (BSA und/oder BSD) in einer einge­ stellten festen zeitlichen Beziehung zu den Flanken des Signals (WGL) erzeugt, welches die Gültigkeit einer erfolgten Adressierung der Treiberschaltungen (20) anzeigt.

8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Anschlusspunkte (12) der Hilfsschaltungen (30 und/oder 40) an den von den Treiberschaltungen (20) entfernten Enden der Wortleitungen (WL) liegen.

9. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in jeder Hilfsschal­ tung (30; 40) die Mittel zum Fühlen des an deren Anschluss­ punkt (12) erscheinenden Potentials jeweils aus einem ersten Feldeffekttransistor (31; 41) bestehen, dessen Gateelektrode am besagten Anschlusspunkt liegt und dessen Schwellenspannung so bemessen ist, dass er leitend wird, wenn seine Gate- Source-Spannung den definierten Teilbetrag der gegebenen Po­ tentialdifferenz (H - L) erreicht.

10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, dass in jeder ersten Hilfsschaltung (30 oder 40)
der erste Feldeffekttransistor (31 oder 41) von einem ersten Leitungstyp ist und mit seiner Sourceelektrode an das erste Potential (L oder H) und mit seine Drainelektrode über den Kanal eines zweiten Feldeffekttransistors (32 oder 42) vom ersten Leitungstyp mit der Drainelektrode eines dritten Feldeffekttransistors (33 oder 43) vom entgegengesetzten zweiten Leitungstyps verbunden ist, dessen Sourceelektrode mit dem zweiten Potential (H oder L) verbunden ist,
die Gateelektroden des zweiten und dritten Feldeffekttransistors zum Empfang des Befähigungssignals (BSA oder BSD) angeschlossen sind,
die Drainelektrode des dritten Feldeffekttransistors (33 oder 44) mit der Gateelektrode eines vierten Feldeffekttran­ sistors (34 oder 44) vom zweiten Leitungstyp verbunden ist, dessen Kanal zwischen den Anschlusspunkt (12) der Hilfsschal­ tung (30 oder 40) und das zweite Potential geschaltet ist,

11. Schaltungsanordnung nach Anspruch 9 oder 10 in Verbin­ dung mit einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass in jeder zweiten Hilfsschaltung (40 oder 30)
der erste Feldeffekttransistor (41 oder 31) vom zweiten Leitungstyp ist und mit seiner Sourceelektrode an das zweite Potential (H oder L) und mit seine Drainelektrode über den Kanal eines zweiten Feldeffekttransistors (42 oder 32) vom zweiten Leitungstyp mit der Drainelektrode eines dritten Feldeffekttransistors (43 oder 33) vom ersten Leitungstyps verbunden ist, dessen Sourceelektrode mit dem ersten Poten­ tial (L oder H) verbunden ist,
die Gateelektroden des zweiten und dritten Feldeffekttransistors zum Empfang des Befähigungssignals (BSD oder BSA) angeschlossen sind,
die Drainelektrode des dritten Feldeffekttransistors (44 oder 34) mit der Gateelektrode eines vierten Fets (44 oder 34) vom ersten Leitungstyp verbunden ist, dessen Kanal zwi­ schen den Anschlusspunkt (12) der Hilfsschaltung (30 oder 40) und das erste Potential geschaltet ist,

12. Schaltungsanordnung nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass das erste Potential (L) negativ gegen­ über dem zweiten Potential (H) ist und dass der erste Lei­ tungstyp der N-Typ und der zweite Leitungstyp der P-Typ ist.

13. Schaltungsanordnung nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass das erste Potential (H) positiv gegen­ über dem zweiten Potential (L) ist und dass der erste Lei­ tungstyp der P-Typ und der zweite Leitungstyp der N-Typ ist.

14. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der definierte Teil­ betrag der gegebenen Potentialdifferenz (H - L) größer ist als die zu erwartende Maximalamplitude von Fluktuationen des Wortleitungspotentials, die nicht von einer durch die betref­ fende Treiberschaltung (20) bewirkten Umschaltung des Poten­ tials der Wortleitung (WL) herrühren.

15. Schaltungsanordnung nach Anspruch 14, dadurch gekennzeichnet, dass der definierte Teilbetrag der gegebenen Potentialdifferenz (H - L) an oder nahe der unteren Grenze des Bereichs von Werten liegt, die eindeutig unterscheidbar grö­ ßer sind als die zu erwartende Maximalamplitude der besagten Fluktuationen des Wortleitungspotentials.