DE10034942A1 - Verfahren zur Erzeugung eines dotierten Halbleitersubstrats - Google Patents

Verfahren zur Erzeugung eines dotierten Halbleitersubstrats

Info

Publication number
DE10034942A1
DE10034942A1 DE10034942A DE10034942A DE10034942A1 DE 10034942 A1 DE10034942 A1 DE 10034942A1 DE 10034942 A DE10034942 A DE 10034942A DE 10034942 A DE10034942 A DE 10034942A DE 10034942 A1 DE10034942 A1 DE 10034942A1
Authority
DE
Germany
Prior art keywords
layer
doping
semiconductor substrate
poly
carried out
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10034942A
Other languages
English (en)
Other versions
DE10034942B4 (de
Inventor
Guiseppe Curello
Juergen Faul
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10034942A priority Critical patent/DE10034942B4/de
Priority to US09/904,360 priority patent/US7078325B2/en
Publication of DE10034942A1 publication Critical patent/DE10034942A1/de
Application granted granted Critical
Publication of DE10034942B4 publication Critical patent/DE10034942B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping

Abstract

Durch das erfindungsgemäße Verfahren kann ein vergrabenes, retrogrades Dotierprofil bzw. eine Delta-Dotierung auf relativ einfache und kostengünstige Weise hergestellt werden. Das erfindungsgemäße Verfahren verwendet Einzelprozessschritte, die bereits in der Massenfertigung von integrierten Schaltungen eingesetzt werden und dementsprechend auf einen hohen Durchsatz ausgelegt werden können.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Erzeugung eines dotierten Halbleitersubstrats. Die vorliegende Erfindung betrifft insbesondere ein Verfahren zur Erzeugung von sogenannten "retrograden" bzw. "vergrabenen retrograden" Dotierungsprofilen in Halbleitersubstraten, wie sie beispielsweise bei der Herstellung von hochintegrierten CMOS-Schaltungen eingesetzt werden.
Die fortschreitende Miniaturisierung von integrierten Schaltungen, insbesondere CMOS-Schaltungen, erfordert immer kleinere MOS-Transistoren. Insbesondere die Kanallänge der MOS-Transistoren wird dabei zunehmend reduziert. Leider zeigen die kleiner werdenden MOS-Transistoren jedoch Eigenschaften, die von den gängigen Transistormodellen, welche sich an Transistoren mit einer Kanallänge von mehr als etwa 2 µm orientieren, nicht mehr korrekt beschrieben werden. Dementsprechend werden diese Eigenschaften häufig unter dem Begriff "Kurzkanal-Effekte" ("short-channel effects") zusammengefasst. Ein wesentlicher Kurzkanal-Effekt ist beispielsweise der Einfluss der Gategröße auf die Einsatzspannung (threshold voltage VT) des Transistors. So verringert sich in der Regel die Einsatzspannung mit kleiner werdenden Kanallänge (VT roll-off) bei Transistoren, deren Kanallängen kleiner als 0,7 µm ist.
Zur Kompensation der Kurzkanal-Effekte hat man bisher in der Regel die Dotierung im Kanal zwischen Source und Drain erhöht. So werden beispielsweise bei Transistoren mit einer Kanallänge von 0,25 µm Dotierungen von etwa 3 × 1017 pro cm2 verwendet. Eine derart hohe Kanaldotierung hat jedoch eine reduzierte Beweglichkeit der Ladungsträger im Kanal zur Folge. Weiterhin führt eine hohe Kanaldotierung zu einer relativ hohen Einsatzspannung. Beide Auswirkungen der relativ hohen Kanaldotierung sind in der Regel nicht erwünscht. Daher wurde vorgeschlagen diese Schwierigkeiten dadurch zu umgehen, dass sogenannte "retrograde" Dotierprofile im Kanalbereich eingesetzt werden. Retrograde Dotierprofile sind dadurch gekennzeichnet, dass ausgehend von der Oberfläche des Halbleitersubstrats die Dotierung, zumindest über einen vorgegebenen Bereich, mit zunehmender Tiefe ansteigt. Es hat sich gezeigt, dass derartige Dotierprofile Kurzkanal-Effekte gut kompensieren können ohne dass die Beweglichkeit der Ladungsträger wesentlich beeinträchtigt wird. Auch sogenannte Delta-Dotierprofile, bei denen die Dotierung auf einen räumlich sehr kleinen Bereich eingeengt ist, können Kurzkanal-Effekte gut kompensieren ohne dass die Beweglichkeit der Ladungsträger wesentlich beeinträchtigt wird. In beiden Fällen ist es wünschenswert, dass das Maximum der Dotierung so nah wie möglich an die Oberfläche des Halbleitersubstrats heranzuführen, gleichzeitig aber eine niedrige Dotierung an der Oberfläche beizubehalten.
Leider sind derartig steile, retrograde Dotierprofile bzw. Delta-Dotierprofile mit den herkömmlichen, in der Massenfertigung eingesetzten Dotierungsverfahren nicht herzustellen. Daher wurden einige Alternativen zur Erzeugung steiler retrograde Dotierprofile vorgeschlagen. Das US Patent 5,963,801 (Aronowitz et al.) beschreibt ein Verfahren zur Herstellung eines retrograden Dotierprofils, das auf einer Dotierstoffimplantation bei Energien von 150 bis 220 keV unter Ausnutzung des sogenannten "channeling effects" beruht. Wird die Dotierstoffimplantation entlang einer kristallographischen Vorzugsrichtung des Siliziumkristalls ausgerichtet, so können die Dotierstoffe deutlich tiefer in das Siliziumsubstrat eindringen als dies sonst bei gleicher Implantationsenergie möglich wäre. Das US Patent 5,989,963 (Luning et al.) beschreibt ein Verfahren zur Herstellung eines retrograden Dotierprofils, das auf einer Dotierstoffimplantation mit anschließender Wärmebehandlung in einer hochreinen Inertgasatmosphere unter Ausnutzung des sogenannten "TED-Effekts" (transient enhanced diffusion) beruht. Beide Verfahren sind jedoch relativ schwierig zu steuern und zu kontrollieren, so dass bisher nicht in der industriellen Produktion eingesetzt werden.
Die Veröffentlichung "0,1 µm Delta-doped MOSFET Using Post Low-energy Implanting Selective Epitaxy" by K. Noda et al. Symposium on VLSI Technology Digest of Technical Papers 3A.2 (1994) beschreibt ein Verfahren zur Erzeugung eines Delta- Dotierprofils durch die Verwendung von selektiver Silizium- Epitaxie. Das Verfahren ist jedoch sehr aufwendig und damit für die industrielle Anwendung, bei der es vor allem auf Durchsatz und Reproduzierbarkeit ankommt, nicht geeignet.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Erzeugung eines dotierten Halbleitersubstrats bereitzustellen, das auch sehr steile Dotierungsprofile erzeugen kann und das für den Einsatz in der Massenfabrikation geeignet ist.
Diese Aufgabe wird durch die Verfahren zur Erzeugung eines dotierten Halbleitersubstrats gemäß des unabhängigen Patentanspruchs 1 gelöst. Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den abhängigen Patentansprüchen, der Beschreibung und den beiliegenden Zeichnungen.
Erfindungsgemäß wird ein Verfahren zur Erzeugung eines dotierten Halbleitersubstrats mit den folgenden Schritten bereitgestellt:
  • a) ein Halbleitersubstrat wird bereitgestellt;
  • b) in dem Halbleitersubstrat wird an der Oberfläche eine Dotierung erzeugt;
  • c) auf die Oberfläche wird eine polykristalline oder amorphe Schicht aufgebracht; und
  • d) eine Wärmebehandlung wird durchgeführt, so dass eine epitaktische Schicht und eine vergrabene Dotierung erzeugt werden.
Mit dem erfindungsgemäßen Verfahren kann eine vergrabene, präzise definierte Dotierungsschicht in einem monokristallinen Halbleitersubstrat erzeugt werden, die in einer vorgegebenen Tiefe des Halbleitersubstrats liegt, wobei die Tiefe im wesentlichen durch die Dicke der aufgebrachten polykristallinen und/oder amorphen Schicht (Poly/α-Schicht) gegeben ist. Die freie Wahl der Dicke der Poly/α-Schicht und unabhängig davon die freie Wahl des Dotierungskonzentration der darunterliegenden Dotierungsschicht ermöglichen eine große Gestaltungsfreiheit des dreidimensionale Dotierungsdesigns, die sonst nur mit aufwendigen Prozessschritten wie der selektiven Epitaxie oder der Molekular-Beam-Epitaxie (MBE) möglich sind. Obwohl das erfindungsgemäße Verfahren im Hinblick auf die Herstellung von MOS-Transistoren im deep sub-µm Bereich (Gatelänge < 200 nm) entwickelt worden sind, ist das Verfahren nicht auf Anwendungen zur Herstellung von Dotierungsprofilen von NMOS- und PMOS-Transistorkanälen beschränkt sondern kann überall dort eingesetzt werden, wo vergrabene Dotierungsschichten bzw. Delta-Dotierungen von Vorteil sind.
Bevorzugt wird dabei die Wärmebehandlung bei einer Temperatur von etwa 600° bis 700°C, insbesondere bevorzugt 650°C, durchgeführt. Die niedrige Temperatur minimiert die Diffusion der Dotierungsschicht in die benachbarten Regionen. Dadurch bleibt die Dotierungsschicht hochdotiert und die Diffusion des Dotierungsmaterials in die benachbarten Regionen wird minimiert. Autodoping, d. h. die Dotierung einer wenig oder undotierten Schicht durch Eindiffusion von Dotierungsmaterial von der benachbarten hochdotierten Schicht, kann dadurch auf ein Minimum reduziert werden. Dies ist insbesondere dann von Vorteil, wenn die Poly/α-Schicht, die im erfindungsgemäßen Verfahren anschließend kristallisiert wird, die Region eines Transistorkanals mit hoher Leitfähigkeit definieren soll.
Eine Schwierigkeit bei der Aufbringung von monokristallinen (epitaktischen) Schichten auf ein monokristallines Halbleitersubstrat, insbesondere auf ein Silizium- Halbleitersubstrat, ist die spontane Bildung einer natürlichen Oxidschicht auf dem Halbleitersubstrat. Das natürliche Oxid kann das monokristalline Aufwachsen einer weiteren Schicht behindern sowie das elektrische Verhalten des Halbleitersubstrats nach Aufbringung der weiteren Schicht negativ beinflussen. Leider lässt sich die Bildung einer Oxidschicht bei den üblichen Prozessen zur Aufbringung von Poly/α-Schichten, z. B. ein LPCVD-Prozessschritt, nur mit großen Aufwand verhindern. Daher ist es gemäß einer Ausführungsform der vorliegenden Erfindung bevorzugt, wenn vor der abschließenden Wärmebehandlung ein Ionenbeschuss durchgeführt wird, der dazu dient, die natürliche Oxidschicht zu zerstören.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung ist es bevorzugt, wenn vor der abschließenden Wärmebehandlung ein RTA-Prozessschritt (Rapid Thermal Anneal) durchgeführt wird. Der RTA-Prozessschritt zerstört ebenfalls die Oxidschicht, die sich zwischen der Poly/α-Schicht und dem Substrat bilden kann. Die Erhitzung im RTA-Prozessschritt ist bevorzugt so kurz, dass sich das Dotierungsprofil der Dotierungsschicht im wesentlichen nicht verändert.
Das vertikale Dotierungsprofil des Halbleitersubstrats setzt sich nach Anwendung des erfindungsgemäßen Verfahren aus dem Dotierungsprofil der Poly/α-Schicht, dem Dotierungsprofil der Dotierungsschicht und dem Dotierungsprofil der darunterliegenden, tieferen Schichten zusammen. Bevorzugt wird die Poly/α-Schicht während oder nach der Abscheidung nicht dotiert.
Bevorzugt wird die Dotierung an der Substratoberfläche durch Implantation erzeugt, wobei bevorzugt Dotierungsmaterialien mit einer niedriger Diffusionskonstante, wie z. B. Sb, As oder In, benutzt werden, so dass die Dotierung bzw. Dotierungsschicht ein scharfes Dotierungsprofil aufweist. Da die Dotierung der Dotierungsschicht vor Aufbringung der Poly/α-Schicht geschieht und somit von der Oberfläche der Dotierungsschicht her erfolgen kann, kann die Dotierung auch durch alle anderen gängigen Dotierungsverfahren durchgeführt werden.
Das aus den erfindungsgemäßen Verfahren resultierende vertikale Dotierungsprofil ist insbesondere für die Dotierung einer Kanalregion für hochintegrierte MOS-Transistoren geeignet. Beide Verfahren ermöglichen eine niedrige Dotierung an der Halbleiteroberfläche, dem Bereich in dem später der Transistorkanalstrom fließt (ehemals Poly/α-Schicht), und eine hohe Dotierung direkt unterhalb des Transistorkanals (Dotierungsschicht). Die niedrige Dotierung im Kanalbereich gewährleistet eine hohe Ladungsträgermobilität, so dass die Steilheit der Transistorkennlinie und damit die Schaltgeschwindigkeit des Transistors hoch ist, während die hohe Dotierung unterhalb des Kanals für eine gute Unterdrückung des sogenannten "Punch-Through" zwischen Drain und Source sorgt. Die Unterdrückung des Punch-Through gewährleistet somit, dass die MOS-Transistoren auch bei sehr kurzen Kanallängen, insbesondere von Kanallängen im sub-µm Bereich, steuerbar bleiben.
Bevorzugt ist das Halbleitersubstrat aus monokristallinem Silizium. Als Halbleitersubstrat können jedoch auch andere Halbleitermaterialien wie z. B. GaAs oder Germanium verwendet werden. Auch die auf das Halbleitersubstrat aufzubringende Poly/α-Schicht kann aus verschiedenen Halbleitermaterialien bestehen. Bevorzugte Materialien sind jedoch Materialien mit ähnlicher Gitterstruktur wie die vom Halbleitersubstrat, damit ein monokristallines Aufwachsen der zu kristalliserenden Poly/α-Schicht auf dem Halbleitersubstrat gewährleistet ist. Bevorzugt ist die Poly/α-Schicht jedoch aus Silizium, insbesondere dann, wenn auch das Halbleitersubstrat aus Silizium ist. Die Poly/α-Schicht wird bevorzugt in einem kostengünstigen Niederdruck-CVD Prozess (LPCVD-Prozess) auf das dotierte Halbleitersubstrat aufgebracht. Bevorzugt ist die Temperatur bei diesem Schritt niedrig, damit die Dotierungsatome der benachbarten Dotierungsschicht im wesentlichen nicht diffundieren und die Diffusionsmaterialien aus der Dotierungsschicht verunreinigt wird (Autodoping). Weiterer Vorteil der niedrigen Temperatur ist die kleinere Korngröße der Poly/α-Schicht, die unter 580°C überwiegend amorph ist, und die eine spätere Kristallisierung erleichtert. Bevorzugte Temperatur für den Low-Pressure CVD-Prozessschritt ist beispielsweise 500°C bis 600°C.
Die Dicke der Poly/α-Schicht ist im weiten Bereich je nach Anwendung frei wählbar. Sie kann im Bereich von wenigen Nanometern bis hin zum Bereich von Mikrometern liegen. Für die Anwendung des erfindungsgemäßen Verfahrens zur Erzeugung eines MOS-Transistorkanals beträgt die Dicke der Poly/α- Schicht bevorzugt etwa 20 nm bis 40 nm.
Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung wird vor Schritt d) durch Ionenbeschuss eine amorphe Schicht erzeugt, die bis in eine vorgegebene Tiefe in das Halbleitersubstrat reicht. Die Dicke der amorphen Schicht ist im wesentlichen durch die Energie und Atommasse der Ionen, bestimmt. Bevorzugt werden Ionen für den Beschuss gewählt, die einerseits ausreichend schwer für eine Amorphisierung des Halbleitersubstrats sind und sich andererseits bei der späteren Kristallisierung so in das Halbleitergitter einbauen, dass das Halbleiterverhalten des Halbleitersubstrats elektronisch nicht wesentlich verändert wird. Bevorzugt werden für ein Siliziumsubstrat Germanium- Ionen verwendet, da sie schwerer als Silizium sind und sich problemlos in das Siliziumgitter einbauen lassen. Es können aber auch Silizium-, Edelgas- und/oder andere Ionen auf das Halbleitersubstrat geschossen werden, solange sie das elektronische Verhalten nach der Kristallisierung nicht wesentlich verändern.
Bevorzugt reicht die amorphe Schicht vertikal durch die Poly/α-Schicht hindurch, damit zum einen die Poly/α-Schicht komplett amorphisiert ist, zum anderen aber auch natürliche Oxidschicht, die sich vor der Beschichtung mit der Poly/α- Schicht auf der Hauptoberfläche gebildet hat und nun zwischen Poly/α-Schicht und Halbleitersubstrat eingebettet ist, durch den Ionenbeschuss zerstört wird. Bevorzugt reicht die amorphe Schicht so weit in das Halbleitersubstrat hinein, dass die Grenzschicht zwischen amorpher Schicht und nicht- amorphisiertem Halbleitersubstrat ausreichend weit weg von den noch zu erzeugenden funktionalen Strukturen an der Halbleitersubstratoberfläche ist. Der Grund hierfür ist der, dass die Grenzschicht zwischen amorpher Schicht und nicht- amorphisiertem Halbleitersubstrat erfahrungsgemäß nach der Kristallisation ein erhöhtes Maß an Gitterfehlstellen und Gitterdefekten aufweist (End-of-Range-Defects), die zu erhöhten Leckströmen, Trapping oder anderen Defekten führen und dadurch die Funktionalität von Transistoren oder anderen Strukturen auf dem Halbleitersubstrat beeinträchtigen können.
Für die Erzeugung eines Transistorkanals nach dem erfindungsgemäßen Verfahren wird beispielsweise die Schichtdicke der amorphen Schicht bevorzugt so gewählt, dass sie durch die Dotierungsschicht hindurchreicht, damit die End-of-Range Defekte tiefer als die Dotierungsschicht im Halbleitersubstrat liegen und so keinen Einfluss auf den Transistorkanal haben. Ein weiterer Vorteil der amorphen Schicht, die durch die Dotierungsschicht hindurchreicht, liegt darin, dass das die Dotierungsschicht bei der Kristallisierung gleichzeitig ausgeheilt werden kann. Bevorzugt ist die amorphe Schicht etwa 500 bis 1000 nm dick.
Die Dosis des Ionenbeschusses ist bevorzugt so zu wählen, dass die amorphe Schicht vollständig amorphisiert ist, um anschließend bei niedriger Temperatur auf dem Halbleitersusbstrat monokristallin wieder aufzuwachsen. Für Germanium wird eine Dosis von bevorzugt 3 × 1014 cm-2 für die Amorphisierung verwendet.
Nach der Amorphisierung wird die amorphe Schicht kristallisiert, d. h. monokristallin auf das nicht- amorphisierte Halbleitersubstrat wieder aufgewachsen (Solid- Phase-Epitaxie). Dieser Prozessschritt wird bevorzugt durch eine Wärmebehandlung bei einer bevorzugten Temperatur zwischen 600° und 700°Grad, bevorzugt bei 650°C, durchgeführt, so dass das Dotierungsprofil der Dotierungsschicht nur unwesentlich beeinflusst wird. Insbesondere kann durch die niedrige Temperatur erreicht werden, dass nur sehr wenig Dotierungsmaterial in den Bereich der vormaligen Poly/α-Schicht diffundiert, so dass dieser Bereich seine hohe Ladungsträgermobilität beibehält. Die Dauer dieses Temperaturschritts hängt von der Dicke der amorphen Schicht ab, die zu kristallisieren ist. Für eine amorphe Schicht von etwa 500 nm beträgt die Dauer bevorzugt nur wenige Minuten.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird vor Schritt d) ein RTA-Prozessschritt durchgeführt, der die natürliche Oxidschicht, die zwischen Poly/α-Schicht und Dotierungsschicht eingebettet ist, zerbricht. Bevorzugt erhitzt der RTA-Prozessschritt das Halbleitersubstrat auf eine Temperatur von 1000° bis 1100° Grad Celsius mit einer bevorzugten Dauer von 10 bis 60 s. Durch diesen Hochtemperaturprozessschritt wird die Oxidschicht in der Regel in sub-nm große Oxidinseln (SiOx sub-nm beads) zerlegt, die jedoch für die meisten Anwendungen kein Problem darstellen.
Anschließend wird ebenfalls Solid-Phase-Epitaxie durchgeführt. Auch hier wird eine niedrige Temperatur um 600° bis 700° Grad bevorzugt, damit das Dotierungsprofil nicht durch Diffusion zerfließt. Es muss jedoch lediglich die Poly/α-Schicht kristallisiert werden, so dass die Prozessdauer der Kristallisierung im Vergleich zu dem Verfahren mit zusätzlichen Ionenbeschuss bei gleichem Schichtaufbau kürzer ist.
Die Erfindung wird nachstehend anhand mehrerer Ausführungsbeispiele unter Bezugnahme der Zeichnungen näher dargestellt. Es zeigen:
Fig. 1a-1d Schritte einer ersten Ausführungsform des erfindungsgemäßen Verfahrens und das zugehörige vertikale Dotierungsprofil.
Fig. 2a-2b Schritte einer zweiten Ausführungsform des erfindungsgemäßen Verfahrens und das zugehörige vertikale Dotierungsprofil.
Fig. 1a bis 1d zeigen eine ersten Ausführungsform des erfindungsgemäßen Verfahrens. Die Ausführungsform ist beispielsweise Teil einer Prozessschrittfolge zur Herstellung von MOS-Transistoren mit sehr kleiner Gatelänge. Das erfindungsgemäß hergestellte Dotierungsprofil sorgt im Bereich des Transistorkanals dafür, dass auf der einen Seite ein "Punch-Through" zwischen Drain und Source durch eine hohe Implantationsdosis unterbunden wird und auf der anderen Seite die gute Ladungsträgermobilität im Transistorkanal durch eine niedrige Dotierung gewährleistet ist.
Fig. 1a zeigt das Halbleitersubstrat 1 aus monokristallinem Silizium mit einer Hauptoberfläche 2, an der bevorzugt durch Ionenimplantation eine Dotierung 3 erzeugt worden ist. Das vertikales Dotierungsprofil 5 setzt sich zusammen aus dem Dotierungsprofil des Halbleitergrundsubstrats 5a, das in dieser Ausführung flach ist und z. B. durch die Grunddotierung des Wafers oder einer Dotierungswanne, in der ein Transistor eingebettet werden soll, gegeben ist. Das Dotierungsprofil 5b der Dotierungsschicht 3 ist durch das Verfahren der Dotierung gegeben. Ist die Dotierung durch Ionenimplantation erzeugt, so ist das Dotierungsprofil 5b der Dotierungsschicht 3 im wesentlichen durch eine Gauss'sche Verteilung gegeben, in deren genaue Ausformung Parameter wie Implantationsenergie, Atommasse des Implantats und Dosis einfließen.
In der gezeigten Ausführung erfolgt die Dotierung mit bevorzugt mit Bor-Ionen für die NMOS-Kanal und As bzw. Sb- Ionen für den PMOS-Kanal, so dass delta-förmiges Dotierprofil erzeugt wird. Fig. 1a zeigt weiterhin die sehr dünne natürliche Oxidschicht 4, die sich durch den Sauerstoff in der Umgebung auf der Dotierungsschicht 3 ausbildet.
Fig. 1b zeigt das Halbleitersubstrat 1 nachdem die Poly/α- Schicht 7 aus Silizium auf die Hauptoberfläche 2 abgeschieden ist. Die Abscheidung erfolgt bevorzugt durch ein standardmäßiges Low-Pressure-CVD (LPCVD)-Verfahren mit bevorzugt undotiertem Silizium. Die Abscheidung wird bevorzugt für die PMOS- und NMOS-Kanäle in einem Schritt erzeugt. Die Dicke der Poly/α-Schicht 7 reicht bevorzugt aus, um den späteren Transistorkanalquerschnitt zu umfassen. Sie beträgt bevorzugt 20 nm bis 40 nm. Das Dotierungsprofil der Poly/α-Schicht 5c ist wegen der Abwesenheit eines nachfolgendem oder in situ Dotierungsschrittes sehr niedrig. Es können jedoch auch dotierte Poly/α-Schichten verwendet werden. Da in dieser Ausführung die Poly/α-Schicht die Transistorkanalregion definiert, ist jedoch eine möglichst niedrige Dotierung wünschenswert, um nach der Kristallisierung ein Schicht mit sehr guter Ladungsträgermobilität zu erhalten.
Die Temperatur bei der LPCVD-Abscheidung ist bevorzugt niedrig, bevorzugt zwischen 500°C-600°C, um das Dotierungsprofil der Dotierungsschicht 5b durch erhöhte Diffusion nicht auseinander laufen und in die Poly/α-Schicht eindringen zu lassen. Außerdem wird die Korngröße der Poly/α-Schicht 7 bei zunehmend niedrigeren Temperaturen kleiner, was eine fehlerfreie Kristallisierung anschließenden erleichtert. Die natürliche Oxidschicht 4 ist nun zwischen der Poly/α-Schicht 7 und der Dotierungsschicht 3 eingebettet.
Fig. 1c zeigt das Halbleitersubstrat 1 während des Ionenbeschusses zur Erzeugung einer amorphen Schicht 13 (Post-Amorphisierung). Bevorzugt wird mit schweren Ionen, insbesondere mit Germanium-Ionen amorphisiert, die später in das Siliziumgitter eingebaut werden, ohne die elektrischen Eigenschaften des Siliziumgitters wesentlich zu verändern. Die Dicke der amorphen Schicht ist durch den Doppelpfeil 14 angegeben. Die amorphe Schicht 13 reicht vertikal durch die Poly/α-Schicht 7 und bevorzugt durch die Dotierungsschicht 3 bis in eine vorgegebene Tiefe des Halbleitersubstrats zur Linie 15, die den amorph/kristallinen Übergang nach dem Ionenbeschuss darstellt.
Der amorph/kristalline Übergang 15 ist deswegen von Bedeutung, da an dem Grenzbereich der Ionenbeschuss keine vollständige Amorphisierung herbeiführen kann, so dass bei der Kristallisierung dort Gitterdefekte zurückbleiben (End-of Range Defekte), die zu erhöhten Leckströmen, Traps oder dergleichen führen und die Funktion des Transistors beeinträchtigen können. Aus diesem Grund ist die Dicke der amorphen Schicht 14 so groß gewählt, dass die End-of-Range Defekte jenseits des Einflussgebietes der späteren Transistorkanalregion liegen. Eine bevorzugte Dicke der amorphen Schicht in dieser Ausführung ist 500 nm bis 1000 nm.
Neben der Zurückdrängung der End-of-Range Defekte in eine größere Tiefe des Halbleitersubstrats 1 zerstört der Ionenbeschuss 10 auch die natürliche Oxidschicht 4, so dass durch die anschließende Wärmebehandlung (Solid Phase Epitaxy) eine durchgängig monokristalline, epitaktische Schicht erzeugt werden kann.
Fig. 1d zeigt das Halbleitersubstrat 1 nach der Kristallisierung. Die Kristallisierung erfolgt bevorzugt durch eine Wärmebehandlung bei niedriger Temperatur, bevorzugt bei 650°C, um das Dotierungsprofil der Dotierungsschicht nicht durch erhöhte Diffusion zerfließen zu lassen. Das Material der amorphen Schicht 13 mit der durch den Doppelpfeil gekennzeichneten Dicke 14 ist dabei monokristallin auf das nicht-amorphisierte Halbleitersubstrat 12 aufgewachsen worden (Solid-Phase-Epitaxie), so dass eine epitaktische Schicht 20 gebildet wurde. Nach diesem Prozessschritt bleibt nur eine dünne Schicht mit End-of-Range Defekten 22 übrig; dieses Gebiet ist das Übergangsgebiet zwischen dem ehemals nicht-amorphisierten Halbleitersubstrat 12 und der amorphens Schicht 13, das während der Kristallisierung nicht fehlerfrei zusammenwächst. Da dieses Gebiet, vom Transistorkanal aus gesehen, jenseits der Dotierungsschicht liegt, können die dortigen Defekte das Transistorverhalten nicht beeinflussen.
Fig. 1d zeigt weiterhin, dass die natürliche Dotierungsschicht verschwunden ist, so dass ein im wesentlichen fehlerfreier Übergang zwischen der Dotierungsschicht 3 und der vormaligen Poly/α-Schicht 7 hergestellt ist. Ebenso ist erkennbar, dass das Dotierungsprofil 5 sich während der Prozessschritte nicht oder nur unwesentlich verändert hat.
Am Schluss wird bevorzugt eine Nassätzung durchgeführt, um Oxidreste von der Oberfläche der epitaktischen Schicht 20 zu entfernen und die Oberflächenqualität für das nun aufzubringende Gateoxid zu verbessern.
Zur Steigerung des Durchsatzes kann die Solid-Phase-Epitaxie auch in einem Arbeitsgang gleichzeitig mit der Erzeugung des Gateoxids durchgeführt werden. So kann auf eine zusätzliche Wärmebehandlung für die Solid-Phase-Epitaxie verzichtet werden. In diesem Fall wird die Nassätzung zur Entfernung von Oxidresten vor der Solid-Phase-Epitaxie durchgeführt.
Fig. 2a und 2b zeigen eine zweiten Ausführungsform des erfindungsgemäßen Verfahrens für die gleiche Anwendung wie in der oben beschriebenen Ausführung. Die ersten Schritte sind dabei identisch mit den Schritten, die in Fig. 1a und 1b gezeigt sind. Um die natürliche Oxidschicht 4 zu zerstören wird nun jedoch nicht mit Ionen auf das Halbleitersubstrat 1 geschossen, sondern ein RTA-Prozessschritt (Rapid Thermal Anneal) durchgeführt. Der Hochtemperaturprozessschritt zerstört die natürliche Oxidschicht soweit, dass lediglich sub-nm kleine SiOx-Oxidinseln 25 übrigbleiben, die auf die Funktion des Transistorkanals keinerlei Einfluss haben. Bevorzugt wird der Hochtemperaturprozessschritt mit einem RTA-Ofen bei einer Temperatur von etwa 1050° für 20 s durchgeführt.
Nach dem Hochtemperaturprozessschritt folgt eine Wärmebehandlung des Halbleitersubstrats bei niedrigen Temperaturen wie in der ersten, oben beschriebenen, Ausführung. Die Temperatur beträgt wiederum etwa 600°C-700 °C, bevorzugt etwa 650°C. Die Dauer der Wärmebehandlung kann aber kürzer sein, da nun lediglich die Poly/α-Schicht mit einer Schichtdicke von 20 nm bis 40 nm Dicke kristallisiert und damit in eine epitaktische Schicht umgewandelt werden muss. Wie im ersten Ausführungsbeispiel wird nach der Wärmebehandlung bevorzugt eine Nassätzung durchgeführt, um Oxidreste auf der Oberfläche zu beseitigen und die Qualität der Halbleitersubstratoberfläche zu verbessern, bevor das Gateoxid aufgebracht wird.
Nachfolgend können das Gateoxid, die Gateelektrode sowie die Source- und Draingebiete der Transistoren nach herkömmlichen Verfahren, die hier nicht weiter erläutert werden, erzeugt werden.
Durch das erfindungsgemäße Verfahren kann ein retrogrades Dotierprofil bzw. eine Delta-Dotierung auf relativ einfache und kostengünstige Weise hergestellt werden. Das erfindungsgemäße Verfahren verwendet Einzelprozessschritte, die bereits in der Massenfertigung von integrierten Schaltungen eingesetzt werden und dementsprechend auf einen hohen Durchsatz ausgelegt werden können.
Bezugszeichenliste
1
Halbleitersubstrat
2
Oberfläche
3
Dotierungsschicht
4
Oxidschicht
5
Dotierungsprofil
5
a Dotierungsprofil des Halbleitersubstrats
5
b Dotierungsprofil der Dotierungsschicht
5
c Dotierungsprofil der Poly/α-Schicht
7
Poly/α-Schicht
10
Ionenbeschuß
12
nicht amorphe Halbleitersubstrat
13
amorphe Schicht
14
Tiefe der amorphen Schicht
15
Übergang amorph/kristallin
20
epitaktische Schicht
21
Tiefe der "End-of-Range" Defekte
22
"End-of-Range" Defekte
25
SiOx
Inseln
26
RTA Prozeßschritt

Claims (18)

1. Verfahren zur Erzeugung eines dotierten Halbleitersubstrats mit den folgenden Schritten:
ein Halbleitersubstrat wird bereitgestellt;
in dem Halbleitersubstrat wird an der Oberfläche eine Dotierung erzeugt;
auf die Oberfläche wird eine polykristalline oder amorphe Schicht aufgebracht; und
eine Wärmebehandlung wird durchgeführt, so dass eine epitaktische Schicht und eine vergrabene Dotierung erzeugt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass vor Schritt d) durch Ionenbeschuss eine amorphe Schicht erzeugt wird, die bis in eine vorgegebene Tiefe in das Halbleitersubstrat reicht.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der Ionenbeschuss mit Germanium, Silizium und/oder Edelgasionen durchgeführt wird.
4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die amorphe Schicht etwa 500-1000 nm dick ist.
5. Verfahren nach Anspruch 1 dadurch gekennzeichnet, dass vor Schritt d) ein RTA-Prozessschritt durchgeführt wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der RTA-Prozessschritt bei eine Temperatur zwischen 1000° und 1100°C durchgeführt wird.
7. Verfahren nach Anspruch 5 bis 6, dadurch gekennzeichnet, dass der RTA-Prozessschritt zwischen 10 und 60 s dauert.
8. Verfahren einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleitersubstrat Silizium ist.
9. Verfahren einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die polykristalline oder amorphe Schicht Silizium ist.
10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Dotierung durch Ionenimplantation erzeugt werden.
11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Ionenimplantation mit B, P, As, In und/oder Sb-Ionen durchgeführt wird.
12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Poly/α-Schicht durch einen CVD-Prozess bei niedrigem Druck abgeschieden wird.
13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Poly/α-Schicht bei niedriger Temperatur, bevorzugt bei etwa 500°C bis 600°C, abgeschieden wird.
14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Poly/α-Schicht etwa 20 nm bis 40 nm dick ist.
15. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Kristallisierung der amorphen Schicht und/oder der Poly/α-Schicht durch einen Niedertemperaturschritt durchgeführt wird.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass der Niedertemperaturschritt bei einer Temperatur von etwa 600° bis 700°C, bevorzugt 650°C durchgeführt wird.
17. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass nach dem Niedertemperaturschritt eine Nassätzung durchgeführt wird.
18. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Kristallisierung der amorphen Schicht und/oder der Poly/α-Schicht gleichzeitig mit der Bildung eines Gateoxids durchgeführt wird.
DE10034942A 2000-07-12 2000-07-12 Verfahren zur Erzeugung eines Halbleitersubstrats mit vergrabener Dotierung Expired - Fee Related DE10034942B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10034942A DE10034942B4 (de) 2000-07-12 2000-07-12 Verfahren zur Erzeugung eines Halbleitersubstrats mit vergrabener Dotierung
US09/904,360 US7078325B2 (en) 2000-07-12 2001-07-12 Process for producing a doped semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10034942A DE10034942B4 (de) 2000-07-12 2000-07-12 Verfahren zur Erzeugung eines Halbleitersubstrats mit vergrabener Dotierung

Publications (2)

Publication Number Publication Date
DE10034942A1 true DE10034942A1 (de) 2002-01-31
DE10034942B4 DE10034942B4 (de) 2004-08-05

Family

ID=7649350

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10034942A Expired - Fee Related DE10034942B4 (de) 2000-07-12 2000-07-12 Verfahren zur Erzeugung eines Halbleitersubstrats mit vergrabener Dotierung

Country Status (2)

Country Link
US (1) US7078325B2 (de)
DE (1) DE10034942B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004061921A3 (en) * 2002-12-19 2004-10-14 Ibm Strained silicon-on-insulator (ssoi) and method to form the same

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
US7507648B2 (en) * 2005-06-30 2009-03-24 Ramesh Kakkad Methods of fabricating crystalline silicon film and thin film transistors
US20070132034A1 (en) * 2005-12-14 2007-06-14 Giuseppe Curello Isolation body for semiconductor devices and method to form the same
US7279758B1 (en) * 2006-05-24 2007-10-09 International Business Machines Corporation N-channel MOSFETs comprising dual stressors, and methods for forming the same
US7833886B2 (en) * 2007-05-14 2010-11-16 Infineon Technologies Ag Method of producing a semiconductor element in a substrate
US7943447B2 (en) * 2007-08-08 2011-05-17 Ramesh Kakkad Methods of fabricating crystalline silicon, thin film transistors, and solar cells
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377807B2 (en) * 2010-09-30 2013-02-19 Suvolta, Inc. Method for minimizing defects in a semiconductor substrate due to ion implantation
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US9431068B2 (en) 2012-10-31 2016-08-30 Mie Fujitsu Semiconductor Limited Dynamic random access memory (DRAM) with low variation transistor peripheral circuits
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
JP5683640B2 (ja) * 2013-05-20 2015-03-11 日本航空電子工業株式会社 刃物工具
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9929014B2 (en) 2013-11-27 2018-03-27 Entegris, Inc. Dopant precursors for mono-layer doping
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US11562903B2 (en) 2019-01-17 2023-01-24 Ramesh kumar Harjivan Kakkad Method of fabricating thin, crystalline silicon film and thin film transistors
US11791159B2 (en) * 2019-01-17 2023-10-17 Ramesh kumar Harjivan Kakkad Method of fabricating thin, crystalline silicon film and thin film transistors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5843829A (en) * 1993-09-14 1998-12-01 Fujitsu Limited Method for fabricating a semiconductor device including a step for forming an amorphous silicon layer followed by a crystallization thereof
EP0889502A2 (de) * 1997-06-30 1999-01-07 International Business Machines Corporation Halbleiterstruktur mit abruptem Dotierungsprofil
US6048781A (en) * 1996-05-31 2000-04-11 Micron Technology, Inc. Semiconductor processing method for providing large grain polysilicon films

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58100441A (ja) * 1981-12-10 1983-06-15 Toshiba Corp 半導体装置の製造方法
US4617066A (en) * 1984-11-26 1986-10-14 Hughes Aircraft Company Process of making semiconductors having shallow, hyperabrupt doped regions by implantation and two step annealing
JPS6445166A (en) * 1987-08-14 1989-02-17 Toshiba Corp Manufacture of semiconductor device
US5296388A (en) * 1990-07-13 1994-03-22 Matsushita Electric Industrial Co., Ltd. Fabrication method for semiconductor devices
US5963801A (en) * 1996-12-19 1999-10-05 Lsi Logic Corporation Method of forming retrograde well structures and punch-through barriers using low energy implants
US5989963A (en) * 1997-07-21 1999-11-23 Advanced Micro Devices, Inc. Method for obtaining a steep retrograde channel profile
JP3727482B2 (ja) * 1998-06-05 2005-12-14 セイコーインスツル株式会社 半導体装置の製造方法
US6362063B1 (en) * 1999-01-06 2002-03-26 Advanced Micro Devices, Inc. Formation of low thermal budget shallow abrupt junctions for semiconductor devices
KR100347141B1 (ko) * 2000-01-05 2002-08-03 주식회사 하이닉스반도체 에피택셜 실리콘 웨이퍼 제조 방법
US6399450B1 (en) * 2000-07-05 2002-06-04 Advanced Micro Devices, Inc. Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5843829A (en) * 1993-09-14 1998-12-01 Fujitsu Limited Method for fabricating a semiconductor device including a step for forming an amorphous silicon layer followed by a crystallization thereof
US6048781A (en) * 1996-05-31 2000-04-11 Micron Technology, Inc. Semiconductor processing method for providing large grain polysilicon films
EP0889502A2 (de) * 1997-06-30 1999-01-07 International Business Machines Corporation Halbleiterstruktur mit abruptem Dotierungsprofil

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004061921A3 (en) * 2002-12-19 2004-10-14 Ibm Strained silicon-on-insulator (ssoi) and method to form the same

Also Published As

Publication number Publication date
US7078325B2 (en) 2006-07-18
US20020016049A1 (en) 2002-02-07
DE10034942B4 (de) 2004-08-05

Similar Documents

Publication Publication Date Title
DE10034942B4 (de) Verfahren zur Erzeugung eines Halbleitersubstrats mit vergrabener Dotierung
DE102005051994B4 (de) Verformungsverfahrenstechnik in Transistoren auf Siliziumbasis unter Anwendung eingebetteter Halbleiterschichten mit Atomen mit einem großen kovalenten Radius
DE10214066B4 (de) Halbleiterbauelement mit retrogradem Dotierprofil in einem Kanalgebiet und Verfahren zur Herstellung desselben
DE102005054218B4 (de) Verfahren zum Herstellen eines Halbleiterelements und Halbleiterelement
DE102006046363B4 (de) Verfahren zum Verringern von Kristalldefekten in Transistoren mit wieder aufgewachsenen flachen Übergängen durch geeignetes Auswählen von Kristallorientierungen
EP2058846B1 (de) Verfahren zur Herstellung einer n-dotierten Zone in einem Halbleiterwafer und Halbleiterbauelement
DE102006019935B4 (de) SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung
DE10245607B4 (de) Verfahren zum Bilden von Schaltungselementen mit Nickelsilizidgebieten, die durch ein Barrierendiffusionsmaterial thermisch stabilisiert sind sowie Verfahren zur Herstellung einer Nickelmonosilizidschicht
DE102008030854B4 (de) MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
DE102009010882B4 (de) Transistor mit einer eingebetteten Halbleiterlegierung in Drain- und Sourcegebieten, die sich unter die Gateelektrode erstreckt und Verfahren zum Herstellen des Transistors
DE102006009226B9 (de) Verfahren zum Herstellen eines Transistors mit einer erhöhten Schwellwertstabilität ohne Durchlass-Strombeeinträchtigung und Transistor
DE102006035669B4 (de) Transistor mit einem verformten Kanalgebiet, das eine leistungssteigernde Materialzusammensetzung aufweist und Verfahren zur Herstellung
DE102008049718B3 (de) Transistorbauelement mit einer asymmetrischen eingebetteten Halbleiterlegierung und Herstellungsverfahren dafür
DE102005004411B4 (de) Verfahren für die Herstellung eines in-situ-gebildeten Halo-Gebietes in einem Transistorelement
DE102006002903A1 (de) Verfahren zur Behandlung eines Sauerstoff enthaltenden Halbleiterwafers und Halbleiterbauelement
DE102008064719B4 (de) Verfahren zum Herstellen eines Halbleiterelements in einem Substrat
DE102010029532B4 (de) Transistor mit eingebettetem verformungsinduzierenden Material, das in diamantförmigen Aussparungen auf der Grundlage einer Voramorphisierung hergestellt ist
DE10201864A1 (de) CMOS-Halbleitervorrichtung und -verfahren zur Herstellung derselben
DE10154835A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102011003439B4 (de) Verfahren zur Durchlassstromerhöhung in Feldeffekttransistoren durch asymmetrische Konzentrationsprofile von Legierungssubstanzen einer Kanalhalbleiterlegierung und Halbleiterbauelement
DE102010064282B4 (de) Transistor mit eingebetteten sigma-förmigen sequenziell hergestellten Halbleiterlegierungen
DE102008047829A1 (de) Verfahren zum Herstellen eines Halbleiterelements in einem Substrat und ein Halbleiterelement
DE102007022533B4 (de) Verfahren zum Herstellen eines Halbleiterelements und Halbleiterelement
DE10250611B4 (de) Verfahren zur Herstellung eines Metallsilizidgebietes in einem dotierten Silizium enthaltenden Halbleiterbereich
DE102010064287B4 (de) Verfahren zum zuverlässigen Einbetten von Metallsilizidkontaktgebieten in stark dotierte Drain- und Sourcegebiete durch eine Silizidstoppschicht und entsprechendes Halbleiterbauelement

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee