DE10000004A1 - Verfahren zur Herstellung von Leitbahnen - Google Patents
Verfahren zur Herstellung von LeitbahnenInfo
- Publication number
- DE10000004A1 DE10000004A1 DE2000100004 DE10000004A DE10000004A1 DE 10000004 A1 DE10000004 A1 DE 10000004A1 DE 2000100004 DE2000100004 DE 2000100004 DE 10000004 A DE10000004 A DE 10000004A DE 10000004 A1 DE10000004 A1 DE 10000004A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- tin
- resist mask
- hole pattern
- insulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Die Erfindung betrifft ein Verfahren zur Herstellung von Leitbahnen für die Verdrahtung von integrierten Schaltungen, bei welchem zur Herstellung von Resist-Masken mittels eines Photolithographieprozesses eine optisch dichte TiN-Schicht vorgesehen ist.
Description
Die Erfindung betrifft ein Verfahren zur Herstellung von
Leitbahnen für die Verdrahtung von integrierten Schaltungen.
Zur Verdrahtung von integrierten Schaltungen, die in einem
Substrat angeordnet sind, sind üblicherweise Systeme von
Leitbahnen aus Metall vorgesehen, welche in mehreren Ebenen
verlaufen. Die Strukturbreiten derartiger Leitbahnen betragen
üblicherweise maximal 0,25 µm.
Das Substrat enthält als integrierte Schaltungen beispiels
weise Strukturen von MOSFET Transistoren oder bipolaren Tran
sistoren, die über Kontaktstellen gekoppelt sind. Bei dem
Substrat handelt es sich üblicherweise um Silizium Schichten,
auf deren Oberfläche eine Metallschicht und darauf eine Iso
latorschicht aufgebracht wird, in welche die einzelnen Leit
bahnen eingearbeitet werden.
Die Isolatorschicht besteht vorzugsweise aus einem Isolation
soxid, welches mittels eines CVD-Verfahrens (Chemical Vapor
Deposition) auf die Metallschicht aufgebracht wird.
Bei bekannten Verfahren zur Herstellung von Leitbahnen wird
zur Herstellung einer Resist-Maske auf die Isolatorschicht
eine Photoresist-Schicht bildende Photolackschicht sowie eine
Antireflexschicht aufgebracht. Mittels eines Photolithogra
phieverfahrens wird aus diesen Schichten die Resist-Maske ge
bildet. Hierzu wird auf die Photolackschicht eine erste Scha
blone mit einem Lochmuster zur Erzeugung von Kontaktlöchern
aufgesetzt. Anschließend erfolgt eine Belichtung der unter
der Schablone freiliegenden Teile der Photolackschicht. Da
durch ergibt sich ein entsprechendes Lochmuster in der Photo
lackschicht, wobei die so gebildete Resist-Maske zum Einätzen
von Kontaktlöchern in die Isolatorschicht verwendet wird. Die
Antireflexschicht besteht vorzugsweise aus organischen Mate
rialien. Diese Antireflexschicht ist so ausgebildet, dass die
Strahlung, welche bei der Belichtung die Photolackschicht und
die Antireflexschicht durchsetzt und an einer Schicht im Un
tergrund reflektiert wird, eine derartige Phasenlage zur auf
treffenden Strahlung hat, so dass durch Interferenzen der
einfallenden und reflektierten Strahlung eine wenigstens
teilweise Auslöschung der Strahlung erfolgt. Dadurch werden
Rückreflexionen der Strahlung, die zu unscharfen Kanten bei
der Generierung der Resist-Maske führen könnten, weitgehend
vermieden.
Als Antireflexschichten werden dabei organische Materialien,
insbesondere Polymermischungen oder dergleichen verwendet.
Durch den Belichtungsprozess und einen anschließenden Ent
wicklungsprozess wird in der Photoresist-Schicht ein vorgege
benes Lochmuster mit einer Anzahl von Ausnehmungen erzeugt.
Durch die Ausnehmungen in der so gebildeten Resist-Maske wer
den Kontaktlöcher in der Isolatorschicht eingeätzt. Vorzugs
weise erfolgt dabei zunächst eine teilweise Entfernung der
Isolatorschicht im Bereich der Ausnehmungen der Resist-Maske
mittels eines Plasma-Ätz-Prozesses.
Danach wird die Photolackschicht mit der Antireflexschicht
entfernt und eine neue Resist-Maske auf der Isolatorschicht
hergestellt, welche in gleicher Weise wie die erste Resist-
Maske aufgebaut ist. Diese zweite Resist-Maske enthält ein
Lochmuster mit einer vorgegebenen Anzahl von zweiten Ausneh
mungen zur Generierung von Gräben. Analog zu dem ersten Plas
ma-Ätz-Prozess erfolgt ein Ätzen der Gräben in der Isolator
schicht durch die Ausnehmungen in der Resist-Maske.
Die zu ätzenden Gräben liegen typischerweise derart in der
Isolatorschicht, dass an deren Unterseiten die Kontaktlöcher
ausmünden, wobei deren untere Enden an der an die Unterseite
der Isolationsschicht angrenzenden Metallschicht ausmünden.
Daher werden bei dem zweiten Plasma-Ätz-Prozess zugleich die
in einer ersten Ebene liegenden Gräben geätzt und gleichzei
tig die darunter liegenden teilweise geätzten Kontaktlöcher
vollständig bis zur Metallschicht durchgeätzt.
Nach diesem zweiten Plasma-Ätz-Prozess erfolgt wiederum die
Entfernung der Resist-Maske. Schließlich wird Metall in die
Gräben und Kontaktlöcher abgeschieden, wodurch die einzelnen
Leitbahnen ausgebildet werden. Schließlich wird die noch un
ebene Oberseite des abgeschiedenen Metalls, welche über die
Oberseite der Isolatorschicht hinausragt, mittels eines CMP
Verfahrens (Chemical Mechanical Polishing) eben poliert.
Nachteilig hierbei ist, dass die aus organischen Materialien
bestehende Antireflexschicht in einem Nasschemieprozess auf
die Isolatorschicht aufgebracht werden muss. Die organischen
Materialien der Antireflexschicht sind bei diesem Bearbei
tungsprozess zähfließend. Dadurch kann bei der Herstellung
der zweiten Resist-Maske zum nachfolgenden Ätzen der Gräben
nicht verhindert werden, dass ein Teil dieser organischen Ma
terialien in die bereits teilweise eingeätzten Kontaktlöcher
fließt und an deren Seitenwänden haften bleibt. Bei der nach
folgenden Entfernung der Resist-Maske bleibt eine dünne
Schicht der Antireflexschicht an den Seitenwänden zurück.
Diese dünne Antireflexschicht an den Seitenwänden bildet eine
Maske bei der nachfolgenden Ätzung der Gräben, so dass im Be
reich des Übergangs vom oberen Rand der Kontaktlöcher zu den
Gräben dünne Oxidwände entstehen, welche das Kontaktloch wie
einen Zaun umgeben.
Diese Zäune führen zu unerwünschten Unregelmäßigkeiten bei
der nachfolgenden Metallabscheidung, insbesondere dann, wenn
die Metallabscheidung mittels eines PVD-Verfahrens (Physical
Vapor Deposition) erfolgt. Durch diese Unregelmäßigkeiten
können insbesondere Zuverlässigkeitsprobleme bei den einzel
nen Leitbahnen auftreten.
Um diesem Effekt entgegen zu wirken werden üblicherweise die
Oxidwände nasschemisch mit BHF reduziert. Dies führt jedoch
zu einer Aufweitung der jeweiligen Gräben, wodurch die Gefahr
von Kurzschlüssen zwischen einzelnen Leitbahnen besteht.
Prinzipiell kann die organische Antireflexschicht auch durch
eine SION-Schicht ersetzt werden. Jedoch können mit derarti
gen SION-Schichten Reflexionen aus den darunter liegenden
Schichten nur unvollständig eliminiert werden.
Aus der US 5,801,094 ist ein Verfahren zur Herstellung für
die Verdrahtung von integrierten Schaltungen nach dem soge
nannten dual damascene-Prozess bekannt.
Bei diesem Verfahren wird auf ein Substrat mit integrierten
Schaltungen zunächst eine dielektrische Schicht aufgebracht,
welche beispielsweise als Oxidschicht ausgebildet ist.
Anschließend wird auf die dielektrische Schicht eine Ätz-
Stop-Schicht aufgebracht. Diese Schicht weist eine Dicke von
etwa 20-150 nm auf und besteht vorzugsweise aus Siliziumni
trid. In die Ätz-Stop-Schicht werden mittels einer Maske nach
einem vorgegebenen Lochmuster Öffnungen eingebracht, welche
zur Herstellung von Gräben oder Kontaktlöchern in einer er
sten Leiterebene dienen.
Daraufhin wird auf die Ätz-Stop-Schicht und auf die durch die
Öffnungen in der Ätz-Stop-Schicht freiliegenden Teile der
Oberfläche der dielektrischen Schicht eine dielektrische Zwi
schenschicht aufgebracht, die vorzugsweise aus demselben Ma
terial wie die dielektrische Schicht besteht.
Dann wird eine zweite Maske auf die dielektrische Zwischen
schicht aufgebracht. Diese Maske weist Öffnungen zur Generie
rung von Kontaktlöchern und Gräben in einer zweiten Leiter
ebene auf.
Durch diese Öffnungen werden mittels eines Ätzprozesses die
entsprechenden Gräben und Kontaktlöcher in die dielektrische
Zwischenschicht bis zur Ätz-Stop-Schicht eingeätzt. Zudem
werden durch die mittels der ersten Maske generierten Öffnun
gen die Gräben und Kontaktlöcher in die dielektrische Zwi
schenschicht und durch die Öffnungen in der Ätz-Stop-Schicht
in die dielektrische Schicht eingeätzt.
In die so gebildeten Gräben und Kontaktlöcher wird schließ
lich Metall zur Herstellung der Leitbahnen abgeschieden.
Auch bei diesem Verfahren sind die Masken von Resist-Masken
gebildet, wobei auch in diesem Fall herkömmliche Photolitho
graphieverfahren eingesetzt werden. Somit verbleibt auch hier
das Problem, dass bei Verwendung von organischen Antireflex
schichten in der Resist-Maske Zäune bildende Oxidwände nach
dem Ätzprozess zurückbleiben.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der
eingangs genannten Art so auszubilden, dass eine möglichst
hohe Qualität der Leitbahnen erhalten wird.
Zur Lösung dieser Aufgabe sind die Merkmale der Ansprüche 1
und 15 vorgesehen. Vorteilhafte Ausführungsformen und zweck
mäßige Weiterbildungen der Erfindung sind in den Unteransprü
chen beschrieben.
Erfindungsgemäß wird zur Herstellung einer Resist-Maske mit
tels eines Photolithographieverfahrens für die Herstellung
von Leitbahnen für die Verdrahtung von integrierten Schaltun
gen unter einer Photoresist-Schicht eine TiN-Schicht vorgese
hen.
Diese TiN-Schicht ist optisch hochdicht, wodurch unerwünschte
Reflexionen aus den unter der TiN-Schicht liegenden Ebenen
bei Belichtungsprozessen unterdrückt werden können.
Bei dem erfindungsgemäßen Verfahren zur Herstellung von Leit
bahnen für die Verdrahtung von integrierten Schaltungen wird
zunächst eine Metallschicht auf ein Substrat mit integrierten
Schaltungen aufgebracht. Auf diese Metallschicht wird an
schließend eine Isolatorschicht aufgebracht.
Erfindungsgemäß wird zur Herstellung einer ersten Photore
sist-Maske vor Aufbringen einer Photoresist-Schicht zunächst
eine TiN-Schicht aufgebracht.
Dann wird mittels eines Photolithographie-Prozesses eine Pho
toresist-Maske hergestellt, welche ein erstes Lochmuster ins
besondere für die Herstellung von Kontaktlöchern aufweist.
Anschließend wird der in den Öffnungen des ersten Lochmusters
freiliegende Teil der TiN-Schicht entfernt sowie auch vor
zugsweise ein Teil der darunter liegenden Isolatorschicht.
Daraufhin wird eine zweite Photoresist-Maske mit einem zwei
ten Lochmuster in der Photoresist-Schicht vorzugsweise zur
Herstellung von Gräben hergestellt, wobei hierzu wiederum ein
Photolithographie-Verfahren verwendet wird.
Dann wird der in den Öffnungen des zweiten Lochmusters frei
liegende Teil der TiN-Schicht und eines Teils der darunter
liegenden Isolatorschicht zur Erzeugung der Gräben in der
Isolatorschicht entfernt.
Dabei werden vorzugsweise auch die unter den Öffnungen des
ersten Lochmusters liegenden restlichen Teile der Isolator
schicht zur Erzeugung der Kontaktlöcher entfernt.
Schließlich werden die Photoresist-Schicht sowie die TiN-
Schicht entfernt und Metall in die Kontaktlöcher und Gräben
abgeschieden.
Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens be
steht darin, dass die TiN-Schicht optisch dicht ist und da
durch die unter dieser liegenden Schichten optisch von den
darüber liegenden Schichten entkoppelt sind. Dadurch entste
hen bei dem Photolithographieprozess zur Herstellung der Pho
toresist-Maske keine Reflexionen aus der Isolatorschicht,
welche die Qualität der Photoresist-Maske beeinträchtigen
können.
In einer besonders vorteilhaften Ausführungsform ist auf der
TiN-Schicht zudem eine anorganische Antireflexschicht vorge
sehen, die beispielsweise von einer SION-Schicht gebildet
ist. Diese zusätzliche Schicht unterdrückt Reflexionen an der
TiN-Schicht selbst.
Ein weiterer wesentlicher Vorteil des erfindungsgemäßen Ver
fahrens besteht darin, dass sich die TiN-Schicht aufgrund ih
rer festen mechanischen Konsistenz insbesondere bei der Her
stellung von Kontaktlöchern unter Verwendung der ersten Re
sist-Maske nicht an den Seitenwänden der Kontaktlöcher abla
gert und dadurch diese für die nachfolgende Herstellung von
Gräben durch Ätzprozesse nicht maskiert. Dadurch werden uner
wünschte Oxidwände an den oberen Rändern der Kontaktlöcher
vermieden, wodurch eine hohe Qualität der Leitbahnen erhalten
wird.
Die Erfindung wird im nachstehenden anhand der Zeichnungen
erläutert. Es zeigen
Fig. 1-8 Schematische Darstellung der einzelnen Verfah
rensschritte bei der Herstellung von Leitbahnen
zur Verdrahtung von integrierten Schaltungen.
In den Fig. 1-8 ist schematisch ein Ausführungsbeispiel
des erfindungsgemäßen Verfahrens zur Herstellung von Leitbah
nen für die Verdrahtung von integrierten Schaltungen darge
stellt.
Fig. 1 zeigt eine Metallschicht 1, die auf einem nicht dar
gestellten Substrat mit integrierten Schaltungen aufgebracht
ist. Das Substrat besteht vorzugsweise aus Silizium, das in
tegrierte Schaltungen enthält, welche beispielsweise von
MOSFET Transistoren oder bipolaren Transistoren gebildet
sind, die über Kontaktstellen gekoppelt sind. Die Metall
schicht 1 ist vorzugsweise von einer Wolframschicht gebildet.
Auf die Metallschicht 1 ist eine Isolatorschicht 2 aufge
bracht, welche von einem Isolationsoxid, vorzugsweise einem
Siliziumoxid gebildet ist. Die Dicke dieser Schicht liegt ty
pischerweise im Bereich von 100 µm bis 300 µm.
In die Isolatorschicht 2 werden zur Herstellung von Leitbah
nen für die Verdrahtung der integrierten Schaltungen in ver
schiedenen Ebenen verlaufende Leitbahnen eingearbeitet. Dabei
ist in den Fig. 1-8 jeweils schematisch ein Ausschnitt
einer Isolatorschicht 2 dargestellt, in welche ein Kontakt
loch und ein Graben eingearbeitet wird.
Im vorliegenden Ausführungsbeispiel werden Kontaktlöcher in
einer ersten Ebene der Isolatorschicht 2 eingearbeitet, wel
che zur Herstellung von elektrischen Kontakten mit der Me
tallschicht 1 unterhalb der Isolatorschicht 2 dienen. In ei
ner zweiten Ebene, die oberhalb der ersten Ebene verläuft,
werden Gräben zur Herstellung von Leitbahnen eingearbeitet.
Die vorliegende Erfindung ist jedoch nicht auf diese Anord
nung beschränkt. Insbesondere können anstelle von zwei auch
mehrere Ebenen vorgesehen sein, in welchen Kontaktlöcher und
Gräben in die Isolatorschicht 2 eingearbeitet werden. Zudem
können hierzu auch mehrere übereinander liegende Isolator
schichten 2 vorgesehen werden.
Auf die Isolatorschicht 2 werden, wie in Fig. 2 dargestellt,
zur Herstellung einer Resist-Maske zuerst eine TiN-Schicht 3,
dann eine SION-Schicht 4 und schließlich eine Photoresist-
Schicht 5 aufgebracht.
Die TiN-Schicht 3 wird vorzugsweise mittels eines reaktiven
Plasma-Sputter-Prozesses aufgebracht, wobei die Dicke der
TiN-Schicht 3 vorzugsweise im Bereich zwischen 30 nm und 40 nm
liegt.
Die SION-Schicht 4 wird beispielsweise mittels eines Ofen
Prozesses oder mittels eines CVD Verfahrens erzeugt. Die Dic
ke der SION-Schicht 4 liegt vorzugsweise im Bereich zwischen
30 nm und 40 nm und entspricht somit etwa der Dicke der TiN-
Schicht 3.
Die Photoresist-Schicht 5 dient zur Herstellung einer Resist-
Maske. Hierzu wird mittels eines Photolithographie-Verfahrens
ein erstes Lochmuster in der Photoresist-Schicht 5 erzeugt.
Im vorliegenden Ausführungsbeispiel ist das Lochmuster so
ausgebildet, dass an vorgegebenen Stellen Kontaktlöcher in
der Isolatorschicht 2 generiert werden. Ein Ausführungsbei
spiel einer derartigen Öffnung 6 in der Photoresist-Schicht 5
ist in Fig. 3 dargestellt. Bei dem Photolithographie-
Verfahren wird zur Generierung des Lochmusters in der Photo
resist-Schicht 5 auf diese eine entsprechende Lochschablone
aufgesetzt. Durch die Löcher in der Schablone wird die darun
ter liegende Photoresist-Schicht 5 mit Strahlung beauf
schlagt, um dann mit einem geeigneten Entwickler in diesem
Bereich die Photoresist-Schicht 5 lokal zu entfernen.
Damit bei der Belichtung keine unerwünschten Rückreflexionen
aus unter der Photoresist-Schicht 5 liegenden Schichten auf
treten, ist die TiN-Schicht 3 auf der Isolatorschicht 2 vor
gesehen. Diese TiN-Schicht 3 ist optisch hochdicht, so dass
Rückreflexionen aus tieferliegenden Schichten, die zu einer
unerwünschten Aufweitung der Kanten der Löcher in der Photo
resist-Maske führen könnten, weitestgehend unterdrückt wer
den.
Zweckmäßigerweise liegt zusätzlich auf der TiN-Schicht 3 noch
die SION-Schicht 4 auf, welche als Antireflexschicht dient.
Mittels dieser Schicht werden geringe Rückreflexionen von der
Oberseite der TiN-Schicht 3 unterbunden.
Dadurch wird wie in Fig. 3 dargestellt eine exakt ausgebil
dete zylindrische Öffnung 6 in der Photoresist-Schicht 5 er
halten, wobei deren Wände und deren Radius genau der Vorgabe
durch die Lochschablone entsprechen.
Nach Herstellung der Resist-Maske wird zunächst der durch ei
ne Öffnung 6 der Photoresist-Maske freiliegende Teil der
SION-Schicht 4 und schließlich der darunter liegende Teil der
TiN-Schicht 3 entfernt.
Die Entfernung dieser Schichten erfolgt vorzugsweise mittels
eines Plasma Ätz-Verfahrens. Ebenfalls mittels eines Plasma
Ätz-Verfahrens wird dann ein Teil der unter der Öffnung 6
liegenden Isolatorschicht 2 entfernt, wie in Fig. 4 darge
stellt ist. Die auf diese Weise erzeugte Ausnehmung 7 bildet
einen Teil eines Kontaktloches.
Dabei können vorzugsweise zuerst die SION-Schicht 4 und die
TiN-Schicht 3 mittels eines ersten Plasma-Ätz-Prozesses ent
fernt werden, bei welchem ein Gemisch aus CH4, CHF3, Ar und O2
in geringer Konzentration verwendet wird.
Anschließend wird durch einen zweiten Plasma Ätz-Prozess ein
Teil der Isolatorschicht 2 durch Verwenden eines N2-O2-Ge
misches entfernt.
Auf diese Weise wird wie in Fig. 4 dargestellt mit der Aus
nehmung 7 ein teilweise ausgeätztes zylindrisches Kontaktloch
erhalten.
In einem zweiten Abschnitt des erfindungsgemäßen Verfahrens
erfolgt eine Grabenätzung, wobei der Graben oberhalb des Kon
taktloches in Fig. 4 verläuft.
Prinzipiell können hierzu zuerst die Photoresist-Schicht 5
und gegebenenfalls die SION-Schicht 4 sowie die TiN-Schicht 3
entfernt und durch neue Schichten ersetzt werden.
Im vorliegenden Ausführungsbeispiel wird die bereits vorhan
dene Photoresist-Schicht 5 zur Herstellung einer zweiten Re
sist-Maske für die Grabenätzung verwendet.
Die Herstellung der zweiten Resist-Maske erfolgt analog zur
Herstellung der ersten Resist-Maske nach einem Photolithogra
phie-Verfahren. Diese zweite Resist-Maske weist ein entspre
chendes Lochmuster für die nachfolgende Grabenätzung auf.
Fig. 5 zeigt den Ausschnitt der auf der Isolatorschicht 2
aufgebrachten zweiten Resist-Maske. Dabei ist in Fig. 5 ein
Querschnitt einer Öffnung 8 in der Resist-Maske dargestellt,
welcher der Breite eines Grabens entspricht. Diese Öffnung 8
in der Photoresist-Schicht 5 befindet sich oberhalb der Aus
nehmung 7, die das teilweise ausgeätzte Kontaktloch bildet,
wobei sich dieses Kontaktloch mittig unterhalb der Öffnung 8
in der Photoresist-Schicht 5 befindet. Die Ränder des teil
weise ausgeätzten Kontaktloches münden an der TiN-Schicht 3
und der SION-Schicht 4 aus, welche am Boden der Öffnung 8 in
der Photoresist-Schicht 5 freiliegen.
Die Herstellung der Gräben in der Isolatorschicht 2 erfolgt
mittels eines Plasma-Ätz-Verfahrens, bei welchem ein Gemisch
aus CH4, CHF3, Ar und einer Beimischung von O2 verwendet wird.
Bei diesem Ätzprozess werden nicht selektiv sowohl die SION-
Schicht 4 und die TiN-Schicht 3, die an der Öffnung 8 in der
Photoresist-Schicht 5 freiliegen, sowie die darunter liegende
Isolatorschicht 2 entfernt. Dies ist in Fig. 6 dargestellt.
Der Ätzprozess wird dabei derart durchgeführt, dass das Kontaktloch
bis auf die Metallschicht 1 ausgeätzt wird und dar
über liegend eine den Graben bildende Ausnehmung 9 in der
Isolatorschicht 2 erzeugt wird.
Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens be
steht dabei darin, dass die TiN-Schicht 3 bei deren Bearbei
tung aufgrund ihrer festen Konsistenz nicht in das Kontakt
loch einfließt und dabei die Innenwände des Kontaktloches bei
der nachfolgenden Grabenätzung nicht maskiert.
Auf diese Weise wird bei der Grabenätzung die Bildung von
Oxidwänden an den oberen Rändern der Kontaktlöcher vermieden.
Nach der Grabenätzung werden die Photoresist-Schicht 5 sowie
die TiN-Schicht 3 und die SION-Schicht 4 entfernt. Fig. 7
zeigt die Isolatorschicht 2 nach Entfernung dieser Schichten
und nach der Einätzung eines Grabens mit einem an dessen Un
terseite ausmündenden Kontaktloch.
Wie in Fig. 8 dargestellt erfolgt in einem weiteren Verfah
rensschritt die Abscheidung von Metall 10 in die Gräben und
Kontaktlöcher der Isolatorschicht 2. Als Metall 10 wird eben
so wie für die unter der Isolatorschicht 2 liegende Metall
schicht 1 Wolfram verwendet.
Die über die Oberseite der Isolatorschicht 2 hervorstehenden
Teile der abgeschiedenen Metallschicht 1 werden mittels eines
CMP-Verfahrens (Chemical Mechanical Polishing) beseitigt.
Da bei der Grabenätzung die Wände der Kontaktlöcher nicht mit
der TiN-Schicht 3 markiert sind, ragen von den oberen Rändern
der Kontaktlöcher keine Oxidwände in die darüber liegenden
Gräben. Daher treten bei der Metallabscheidung keine Unregel
mäßigkeiten auf, welche zu Zuverlässigkeitsproblemen bei den
Leitbahnen führen könnten. Insbesondere wird eine Nacharbei
tung der Leitbahnen vermieden, welche die Gefahr von Kurz
schlüssen bergen würde.
1
Metallschicht
2
Isolatorschicht
3
TiN-Schicht
4
SION-Schicht
5
Photoresist-Schicht
6
Öffnung
7
Ausnehmung
8
Öffnung
9
Ausnehmung
10
Metall
Claims (16)
1. Verfahren zur Herstellung von Leitbahnen für die Verdrah
tung von integrierten Schaltungen umfassend folgende Verfah
rensschritte:
Aufbringen einer Metallschicht (1) auf einem Substrat mit in tegrierten Schaltungen,
Aufbringen einer Isolatorschicht (2) auf die Metallschicht (1),
Aufbringen einer TiN-Schicht (3) und anschließend einer Photoresist-Schicht (5),
Herstellen einer ersten Resist-Maske durch Erzeugung eines ersten Lochmusters in der Photoresist-Schicht (5),
Entfernen der in den Öffnungen (6) des ersten Lochmusters freiliegenden Teils der TiN-Schicht (3) und wenigstens eines Teils der darunter liegenden Isolatorschicht (2),
Herstellen wenigstens einer zweiten Resist-Maske zur Erzeu gung eines zweiten Lochmusters in der oder in einer Photore sist-Schicht (5) mit der oder einer darunter liegenden TiN- Schicht (3),
Entfernen der in den Öffnungen (8) des zweiten Lochmusters freiliegende Teil der TiN-Schicht (3) und wenigstens eines Teils der darunter liegenden Isolatorschicht (2),
Entfernen der Photoresist-Schicht (5) und der TiN-Schicht (3),
Abscheidung von Metall (10) in den Gräben und Kontaktlöchern.
Aufbringen einer Metallschicht (1) auf einem Substrat mit in tegrierten Schaltungen,
Aufbringen einer Isolatorschicht (2) auf die Metallschicht (1),
Aufbringen einer TiN-Schicht (3) und anschließend einer Photoresist-Schicht (5),
Herstellen einer ersten Resist-Maske durch Erzeugung eines ersten Lochmusters in der Photoresist-Schicht (5),
Entfernen der in den Öffnungen (6) des ersten Lochmusters freiliegenden Teils der TiN-Schicht (3) und wenigstens eines Teils der darunter liegenden Isolatorschicht (2),
Herstellen wenigstens einer zweiten Resist-Maske zur Erzeu gung eines zweiten Lochmusters in der oder in einer Photore sist-Schicht (5) mit der oder einer darunter liegenden TiN- Schicht (3),
Entfernen der in den Öffnungen (8) des zweiten Lochmusters freiliegende Teil der TiN-Schicht (3) und wenigstens eines Teils der darunter liegenden Isolatorschicht (2),
Entfernen der Photoresist-Schicht (5) und der TiN-Schicht (3),
Abscheidung von Metall (10) in den Gräben und Kontaktlöchern.
2. Verfahren nach Anspruch 1, dadurch gekenn
zeichnet, dass die erste Resist-Maske zur Erzeugung
von Kontaktlöchern in einer ersten Ebene der Isolatorschicht
(2) dient, wobei durch Öffnungen (6) des Lochmusters der er
sten Resist-Maske die freiliegende TiN-Schicht (3) und ein
Teil der darunter liegenden Isolatorschicht (2) entfernt
wird, dass die zweite Resist-Maske zur Erzeugung von Gräben
in einer zweiten, oberhalb der ersten Ebene verlaufenden Ebe
ne dient, wobei durch Öffnungen (8) des Lochmusters der zwei
ten Resist-Marke die freiliegende TiN-Schicht (3) und ein
Teil der darunter liegenden Isolatorschicht (2) zur Erzeugung
von Gräben entfernt wird und wobei dabei unter Öffnungen (6)
des Lochmusters der ersten Resist-Maske, welche innerhalb der
zweiten Öffnungen (8) liegen, jeweils der restliche Teil der
Isolatorschicht (2) zur Erzeugung eines Kontaktloches ent
fernt wird.
3. Verfahren nach Anspruch 2, dadurch gekenn
zeichnet, dass zwischen der Photoresist-Schicht (5)
und der TiN-Schicht (3) eine von einer SION-Schicht (4) ge
bildete Antireflex-Schicht vorgesehen ist.
4. Verfahren nach einem der Ansprüche 2 oder 3, da
durch gekennzeichnet, dass die TiN-
Schicht (3) mittels eines reaktiven Plasma-Sputter-Prozesses
aufgebracht wird.
5. Verfahren nach einem der Ansprüche 3 oder 4, da
durch gekennzeichnet, dass die SION-
Schicht (4) mittels eines CVD Verfahrens oder mittels eines
Ofen-Prozesses aufgebracht wird.
6. Verfahren nach einem der Ansprüche 2-5, dadurch
gekennzeichnet, dass die Dicke der TiN-Schicht
(3) 30 nm-40 nm beträgt.
7. Verfahren nach einem der Ansprüche 2-6, dadurch
gekennzeichnet, dass die Dicke der SION-
Schicht (4) 30 nm-40 nm beträgt.
8. Verfahren nach einem der Ansprüche 1-7, dadurch
gekennzeichnet, dass die Entfernung der TiN-
Schicht (3) sowie der SION-Schicht (4) jeweils mittels eines
Plasma-Ätz-Prozesses erfolgt.
9. Verfahren nach Anspruch 8, dadurch gekenn
zeichnet, dass für den Plasma-Ätz-Prozess zur Ent
fernung der TiN-Schichten (3) und der SION-Schichten (4) ein
Gemisch aus CF4, CHF3, Ar und O2 verwendet wird.
10. Verfahren nach einem der Ansprüche 1-9, dadurch
gekennzeichnet, dass die Isolatorschicht (2)
aus einem Isolationsoxid besteht.
11. Verfahren nach Anspruch 10, dadurch ge
kennzeichnet, dass die Entfernung des Isolation
soxids mittels eines Plasma-Ätz-Prozesses erfolgt.
12. Verfahren nach Anspruch 9, dadurch gekenn
zeichnet, dass für den Plasma-Ätz-Prozess zur Ent
fernung von Isolationsoxid-Schichten ein Gemisch aus N2 und
O2 verwendet wird.
13. Verfahren nach einem der Ansprüche 8-12, dadurch
gekennzeichnet, dass die unter den Öffnungen
(6) des ersten Lochmusters zur Herstellung der Kontaktlöcher
freiliegenden Isolatorschichten (2) selektiv mittels eines
Plasma-Ätz-Prozesses entfernt werden.
14. Verfahren nach einem der Ansprüche 8-13, dadurch
gekennzeichnet, dass die unter den Öffnungen
(6) des zweiten Lochmusters zur Herstellung der Gräben frei
liegenden SION- (4) und TiN-Schichten (3) und/oder die Isolatorschichten
(2) nicht selektiv durch einen Plasma-Ätz-
Prozess entfernt werden.
15. Verwendung von TiN zur Herstellung einer optisch dichten
Schicht unter einer Photoresist-Schicht (5) zur Herstellung
einer Resist-Maske mittels eines Photolithographieverfahrens
für die Herstellung von Leitbahnen für die Verdrahtung von
integrierten Schaltungen.
16. Verwendung gemäß Anspruch 15, dadurch ge
kennzeichnet, dass zwischen der TiN-Schicht (3)
und der Photoresist-Schicht (5) eine anorganische Antireflex
schicht angeordnet ist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2000100004 DE10000004A1 (de) | 2000-01-03 | 2000-01-03 | Verfahren zur Herstellung von Leitbahnen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2000100004 DE10000004A1 (de) | 2000-01-03 | 2000-01-03 | Verfahren zur Herstellung von Leitbahnen |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10000004A1 true DE10000004A1 (de) | 2001-05-17 |
Family
ID=7626672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2000100004 Ceased DE10000004A1 (de) | 2000-01-03 | 2000-01-03 | Verfahren zur Herstellung von Leitbahnen |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE10000004A1 (de) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01197442A (ja) * | 1988-02-02 | 1989-08-09 | Meiji Milk Prod Co Ltd | 抗腫瘍剤 |
EP0644582A2 (de) * | 1993-09-13 | 1995-03-22 | Sony Corporation | Verfahren zur Trockenätzung |
US5795823A (en) * | 1995-06-07 | 1998-08-18 | Advanced Micro Devices, Inc. | Self aligned via dual damascene |
US5881094A (en) * | 1993-02-17 | 1999-03-09 | Interdigital Technology Corporation | Frequency hopping code division multiple access system and method |
DE19836031A1 (de) * | 1997-09-11 | 1999-03-25 | Nat Semiconductor Corp | Verfahren zum Bilden von Durchgängen in Halbleiterbauelementen |
US5891799A (en) * | 1997-08-18 | 1999-04-06 | Industrial Technology Research Institute | Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates |
WO1999054930A1 (en) * | 1998-04-23 | 1999-10-28 | Advanced Micro Devices, Inc. | Deep submicron metallization using deep uv photoresist |
US6004188A (en) * | 1998-09-10 | 1999-12-21 | Chartered Semiconductor Manufacturing Ltd. | Method for forming copper damascene structures by using a dual CMP barrier layer |
-
2000
- 2000-01-03 DE DE2000100004 patent/DE10000004A1/de not_active Ceased
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01197442A (ja) * | 1988-02-02 | 1989-08-09 | Meiji Milk Prod Co Ltd | 抗腫瘍剤 |
US5881094A (en) * | 1993-02-17 | 1999-03-09 | Interdigital Technology Corporation | Frequency hopping code division multiple access system and method |
EP0644582A2 (de) * | 1993-09-13 | 1995-03-22 | Sony Corporation | Verfahren zur Trockenätzung |
US5795823A (en) * | 1995-06-07 | 1998-08-18 | Advanced Micro Devices, Inc. | Self aligned via dual damascene |
US5891799A (en) * | 1997-08-18 | 1999-04-06 | Industrial Technology Research Institute | Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates |
DE19836031A1 (de) * | 1997-09-11 | 1999-03-25 | Nat Semiconductor Corp | Verfahren zum Bilden von Durchgängen in Halbleiterbauelementen |
WO1999054930A1 (en) * | 1998-04-23 | 1999-10-28 | Advanced Micro Devices, Inc. | Deep submicron metallization using deep uv photoresist |
US6004188A (en) * | 1998-09-10 | 1999-12-21 | Chartered Semiconductor Manufacturing Ltd. | Method for forming copper damascene structures by using a dual CMP barrier layer |
Non-Patent Citations (2)
Title |
---|
LEE, W. u.a.: Inorganic ARC for 01.18 mum and sub 0.18 mum multilevel metal interconnects. In: Proceedings of the IEEE 1998 International Inter- connect Technology Conference, 1998, S. 84-86 * |
SHIBA, K. u.a.: Multilevel Aluminum, Dual-Damas- cene Interconnects for Process-Step Reduction in 0.18 mum ULSIs. In: Jpn.J.Appl.Phys., Vol. 38, 1999, S. 2360-2367 * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69222586T2 (de) | Mehrlagige Verbindungsstruktur für eine Halbleiter- vorrichtung und Verfahren zu ihrer Herstellung | |
DE3689371T2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung einschliesslich der Formierung einer vielschichtigen Interkonnektionsschicht. | |
DE68919549T2 (de) | Verfahren zum Herstellen einer Halbleiteranordnung. | |
DE69930839T2 (de) | Herstellungsmethode für eine elekttronische anordnung mit organischen schichten | |
DE68920291T2 (de) | Verfahren zum Herstellen von leitenden Bahnen und Stützen. | |
DE3587829T2 (de) | Verfahren zur herstellung von untereinander selbstalignierten gräben unter verwendung einer maske. | |
DE3851125T2 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes mit Schaltungsmaterial gefüllter Rille. | |
DE10256346A1 (de) | Halbleiterbauelement mit MIM-Kondensator und Herstellungsverfahren | |
DE102012207116A1 (de) | Mehrschichtverbindungsstrukturen und Verfahren für integrierte Schaltungen | |
DE4102422A1 (de) | Verfahren zur herstellung einer in mehreren ebenen angeordneten leiterstruktur einer halbleitervorrichtung | |
DE2636971C2 (de) | Verfahren zum Herstellen einer isolierenden Schicht mit ebener Oberfläche auf einer unebenen Oberfläche eines Substrats | |
DE2723944A1 (de) | Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung | |
DE69114346T2 (de) | Verfahren zum Herstellen von mehrlagigen koplanaren Leitungs-/Isolator-Schichten unter Verwendung von lichtempfindlichem Polyimid. | |
DE2746778A1 (de) | Verfahren zur herstellung von mehrlagen-leitungssystemen fuer integrierte halbleiteranordnungen | |
DE69326269T2 (de) | Herstellungsverfahren von Kontaktöffnungen in integrierten Schaltungen | |
DE69022637T2 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes auf welchem eine isolierende Shicht eine gleichmässige Dicke hat. | |
DE102004028026B4 (de) | Zweischichtige Metallhartmasken zur Verwendung in Dual-Damascene-Ätzschemata und Verfahren zur Bereitstellung der Metallhartmasken | |
EP1540712B1 (de) | Herstellungsverfahren für eine halbleiterstruktur | |
DE19531602C2 (de) | Verbindungsstruktur einer Halbleitereinrichtung und ihr Herstellungsverfahren | |
DE3856441T2 (de) | Methode zur Erzeugung eines feinen Musters | |
EP1118122B1 (de) | Integrierte schaltungsanordnung und verfahren zu deren herstellung | |
DE19719909A1 (de) | Zweifaches Damaszierverfahren | |
DE19509231C2 (de) | Verfahren zum Aufbringen einer Metallisierung auf einem Isolator und zum Öffnen von Durchgangslöchern in diesem | |
DE10059836A1 (de) | Verfahren zur Strukturierung dielektrischer Schichten | |
DE69109397T2 (de) | Methode zur herstellung einer optischen halbleitervorrichtung mit vergrabener mesa-struktur. |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OAV | Applicant agreed to the publication of the unexamined application as to paragraph 31 lit. 2 z1 | ||
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |