DD288708A5 - Mehrkanaliges nichtrekursives digitalfilter fuer symmetrische koeffizienten - Google Patents

Abstract

Die Erfindung betrifft ein mehrkanaliges nichtrekursives Digitalfilter fuer symmetrische Koeffizienten. Sie findet ueberall dort, wo mehrkanalige Filterungen gleicher Charakteristik bei mittleren Abtastraten erforderlich sind, insbesondere bei der Realisierung von nach dem Distanzprinzip arbeitenden Schutzeinrichtungen in der Elektroenergieversorgung, ihre Anwendung. Erfindungsgemaesz erfolgt die Realisierung der Filterung unter Umgehung von Parallelmultiplizierern, Barrelshiftern bzw. uebergroszen Tabellen mittels einer aus einem Steuerwerk, einem PROM, RAM's, Multiplizieren und einem Rechenwerk bestehenden Schaltungsanordnung. Durch die Anwendung der Erfindung ist es moeglich, den Aufwand fuer ein mehrkanaliges Digitalfilter derart zu senken, dasz dieses in einem Kundenwunschschaltkreis integrierbar wird. Figur{Digitalfilter, mehrkanalig, nichtrekursiv; symmetrische Koeffizienten, integrierbar}

Description

Anwendungsgebiet der Erfindung

Die Erfindung findet überall dort, wo mehrkanalige Filterungen mit gleicher Charakteristik bei mittleren Abtastraten erforderlich sind, insbesondere bei der Realisierung von nach dem Distanzprinzip arbeitenden Schutzeinrichtungen in der Elektroenergieversorgung, bei welchen zur Ermittlung der Netzimpedanz Digitalfilter Verwendung finden, ihre Anwendung.

Charakteristik des bekannten Standes der Technik

Zur Realisierung der auf dem Gebiet der Elektroenergieversorung nach dem Distanzprinzip arbeitenden Schutzeinrichtungen werden Geräte zur hierzu notwendigen Schleifenimpedanzmessung verwendet. Zur Anwendung der A4-Methode sind dabei mehrkanalige Digitalfilter mit jeweils gleicher Filtercharakteristik erforderlich. Die A4-Methode beruht auf der Lösung der Differentialgleichung I.Ordnung einer kurzgeschlossenen Leitung und setzt oberwellenfreie, netzfrequente Signale voraus, um auswertbare Ergebnisse zu erhalten. Ferner fordert der Einsatz des Verfahrens möglichst identisches Übertragungsverhalten aller Strom- und Spannungskanäle, was jedoch aufgrund der unterschiedlichen Wandlerzeitkonstanten der primären Strombzw. Spannungswandler nicht gegeben ist.

Um diese Signaleigenschaften zu erreichen, ist eine Filterung der Strom- und Spannungssignale mit einem Bandpaß mit 50Hz Mittenfrequenz erforderlich. Damit kann eine Angleichung des Übertragungsverhaltens der Strom- und Spannungskanäle und eine ausreichende Dämpfung von Oberwellen erreicht werden.

Aus der DE-OS 31 04524 ist eine Lösung bekannt, welche die bekannte Filtergleichung (1) mittels Analogelektronik umsetzt. Dabei werden die verzögerten Eingangssignale mittels Analogschieberegister bereitgestellt, die Konstantenmultiplikation über Spannungsteiler ausgeführt und die Summation mit Hilfe eines Summierverstärkers realisiert. Aufgrund des bereits erwähnter) hohen Dynamikumfanges der Eingssignale und der erforderlichen Genauigkeit ist diese Lösung für den vorgenannten Einsatzfall nicht anwendbar.

Es sind nun eine Vielzahl mehr oder weniger äquivalenter Umsetzungen dieses Grundprinzips mittels Digitaltechnik bekannt. So werden durch Hardwaremultiplizierer die Koeffizienten aus einem ROM-Speicher mit den verzögerten Eingangssignalwerten aus einem RAM-Speicher bzw. Schieberegister multipliziert und anschließend in einem Addierer-Akkumulator aufsummiert. Nachteilig dabei ist, daß sich aufgrund der hohen Wortbreite der Eingangssignale (16Bit) bei Anwendung als FIR-Filter in Distanzschutzeinrichtungen hinsichtlich des sehr hohen Schaltungsaufwandes für den dann erforderlichen Parallelmultiplizierer mit 16Bit Wortbreite Probleme ergeben.

Die aus der DE-OS 3621632 bekannte Lösung entspricht im Grundprinzip der digitalen Umsetzung der DE-OS 3104521. Dabei handelt es sich um ein adaptives Filter, bei dem unter Verwendung mehrerer abgespeicherter Koeffizientensätze Cj eine Anpassung der Filtercharakteristik an die augenblicklichen Erfordernisse möglich wird. Neben den bereits genannten Nachteilen von Hardware-Multiplizierern ist der Einsatzbereich durch die einkanalige Filterung begrenzt.

Um den Einsatz von Hardware-Multiplizierern zu umgehen, wurden Lösungen gefunden, welche das Prinzip der verteilten Arithmetik realisieren IM. So wird im WP 143685 die Multiplikation durch Verschiebeoperationen und geeignete Dimensionierung der Filter ersetzt. Dabei kommen Wellendigitalfilter zum Einsatz. Die vorgeschlagene Lösung erlaubt lediglich eine derartige Filterdimensionierung, daß sich bei der Umsetzung des Filters in Hardware die Multiplikationen durch wenige Verschiebeoperationen ersetzen lassen.

Die Realisierung eines Digitalfilters in verteilter Arithmetik ist bereits bekannt. So wird die Eingangsinformation seriell in eine Schieberegisterkette eingeschoben, deren Registerinhalte von jeweils um eine Eingangssignalwortbreite auseinanderliegenden Ausgänge der Schieberegister als Adresseingänge eines Koeffizientensummenspeichers genutzt werden. Durch eine

stellenrichtige Addition der bitebenenweise aus dem ROM ausgelesenen Produktsummen entsteht das Ausgangssignal des

Filters. Nachteilig dabei ist die notwendige hohe Zahl von Schieberegistern, die bei diskretem Aufbau viele Schaltkreise bzw. bei Kundenwunschschaltkreisen viel Chipfläche benötigt. Probleme der Realisierbarkeit ergeben sich bei sehr hohen Filtergraden,

aufgrund der exponentiell anwachsenden ROM-Größe bei linear ansteigender Anzahl der Adresseingänge.

Da eine Kaskadenrealisierung für hohe Filtergrade erforderlich ist, wächst der Bauelementeaufwand proportional mit dem Filtergrad. Aus diesem Grund wird im WP 245992 eine Lösung vorgeschlagen, bei welcher der hohe Aufwand an Schieberegister durch

mittels Modulozähler adressierte RAM-Speicher und ein entsprechendes Steuerwerk reduziert wird. Bei einer diskreten

Realisierung mit Einzelschaltkreisen wird eine Verringerung des IC-Aufwandes erreicht, jedoch steigt der Hardware-Aufwand

linear mit der Kanalzahl bei mehrkanaligen Filtern an. Die vorgenannte Lösung stellt eine effiziente Umsetzung einer

Kaskadenrealisierung des Gesamtfilters dar. Bei FIR-Filtem entsteht dabei der Nachteil, daß sich die Abarbeitungszeit für das Filter entsprechend der Anzahl der gewählten Teilkaskaden vervielfacht. Eine Lösung für hohe Abtastfrequenzen wird in der DE-OS 3208215 vorgeschlagen. Hierbei wird ein schnelles Schieberegister

verwendet, dessen Bitausgänge Eingänge einzelner Unterregister bilden, die mit einer um die Anzahl der Bitpositionen desschnellen Schieberegisters verminderten Taktrate arbeiten. Die weitere Abarbeitung erfolgt analog dem Grundprinzip derverteilten Arithmetik. Nachteilig ist der linear ansteigende Aufwand für mehrkanalige Filter. Für Anwendungen, bei welchenderartig hohe Abtastraten nicht erforderlich sind, ist der extrem hohe Aufwand nicht gerechtfertigt, so daß die Anwendung aufausgewählte Einsatzfälle beschränkt bleibt.

Ziel der Erfindung

Ziel der Erfindung ist es, den Aufwand für ein mehrkanaliges Digitalfilter derart zu senken, daß dieses in einem Kundenwunschschaltkreis integrierbar ist.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, durch Mehrfachausnutzung von Einzelbaugruppen eines einkanaligen Filters nach dem Prinzip der verteilten Arithmetik den Schaltungsaufwand des Rechenwerkes von der Kanalzahl unabhängig zu machen. Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß ein parallel ladbares m-Bit-Eingangsschieberegister mit dem Dateneingang eines 2^{<m + n)} χ 1-Bit-RAM's verbunden ist, dessen über einen Freigabeeingang sperrbarer Datenausgang zum einen als Adressignal eines PROM's und zum anderen als Eingangssignal eines Zwischenpuffers verwendet wird. Der Ausgang des Zwischenpuffers wird als Dateneingang eines weiteren RAM's genutzt, und der Datenausgang des weiteren RAM's bildet gleichzeitig das Eingangssignal eines nächsten Zwischenpuffers. In dieser Weise sind к RAM's miteinander verschalten. Die Datenausgänge von jeweils zwei RAM's sind auf einen Adresseingang des PROM's gelegt, dessen Datenausgänge als Eingänge von zwei Registern dienen. Die Registerausgänge werden über einen ersten Volladder zusammengefaßt, dessen Ausgang auf einen Eingang eines weiteren Latches führt. Der Ausgang dieses Latches ist auf einen Eingang eines zweiten Volladders geschaltet, wobei dessen Ausgänge bis auf das niederwertigste Bit als Eingänge für ein Auffanglatch genutzt werden. Das niederwertigste Bit dient als Eingang eines parallel auslesbaren m-Bit-Schieberegisters. Die Ausgänge des Auffanglatches sind auf den anderen Eingang des zweiten Volladders geschaltet und repräsentieren gleichzeitig die höherwertigen Bit's des Ausgangssignales, dessen niederwertiger Teil in dem parallel auslesbaren Schieberegister enthalten ist.

Ausf Uhrungsbeispiel Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. Die zugehörige Figur zeigt den erfindungsgemäßen schaltungstechnischen Aufbau des Digitalfilters. Die Realisierung des Filters bereitet aufgrund der Dynamik der zu verarbeitenden Signale (15Bit + Vt) und der geforderten Genauigkeit von 12 Bit erhebliche Probleme. Diese Anforderungen können von Analogfiltern bzw. CCD-Filtern nicht erfüllt

werden.

Der Einsatz eines Digitalfilters wird erforderlich. Die gewünschte Übertragungsfunktion kann durch ein FIR-Filter der Form

K- 1

Ym= Σ CjXe-j, (1)

J=O

realisiert werden. Für Cj können z. B. Stützstellen einer mit einem Hammingfenster gerichteten netzfrequenten sin-Funktion verwendet werden. Die Realisierung der Filtrierung erfolgt erfindungsgemäß unter Umgehung von Parallelmultipfizierern, Barrelshiftern bzw. übergroßen Tabellen. Der Verzicht auf diese Baugruppen stellt eine Voraussetzung für die preiswerte Integrierbarkeit der Filteranordnung mit einem Gate-Array-System dar. Hierbei kommt das Prinzip der verteilten Arithmetikzum Einsatz. Dabei wird Gleichung (1) mit der Wahl к = 16,16 Bit breiten Eingangssignalfolgen Xj,, und 11 Bit breiten Filterkoeffizienten Cyj umgesetzt. Die binär codierten Werte der Eingangssignalfolge können als Produktsumme in folgender Form dargestellt werden:

X₀, = X₀₆,,, 2¹⁵ + X_(u.j, · 2¹⁴ + ...X₁.;, · 21 + X₁₀J, (2)

Das Prinzip der verteilten Arithmetik ist es, durch Einsetzen von Gleichung (2) in (1) die nun entstehende Produkt-Doppelsumme durch Anwendung des Kommutativgesetzes die Doppelsumme nicht wie üblich zuerst zeilenweise, sondern spaltenweise aufzulösen. Zur Ermittlung der bitebenenweisen Produktsumme

K-1

PBb= Σ X(OJ₁Cj О)

j = 0

wird beim Prinzip der verteilten Arithmetik das Tabellenverfahren eingesetzt, indem die Signale Х|ь,ц zur Adressierung einer das Ergebnis von (3) enthaltenden Tabelle genutzt werden. Da der Tabellenumfang mit steigender Filter-Koeffizientenanzahl exponentiell ansteigt, sind der Anwendung dieses Prinzips jedoch enge Grenzen gesetzt.

So auch im vorliegenden Anwendungsbeispiel. Hier wäre ein Speicherrahmen von 64k Worten zum Ablegen der Tabelle erforderlich. Der dazu notwendige Schaltungsauffwand übersteigt den eines 16 χ 16-Bit-Parallelmultiplizierers und disqualifiziert damit diese Lösung.

Erfindungsgemäß wird dieses Problem dadurch gelöst, daß die bei symmetrischem Koeffizientensätzen vorhandene Redundanz ausgenutzt wird. Dabei wird die bitebenenweise Produktsumme in zwei Teilsummen aufgeteilt, die bei symmetrischen Koeffizientensatz und entsprechender Adressierung zu identischen Tabelleninhalten führen. Auf diese Weise wird nur ein Bruchteil des Tabellenumfanges gegenüber dem Grundprinzip der verteilten Arithmetik bzw. die halbe Tabellengröße gegenüber einer Kaskadenrealisierung benötigt.

Ein parallel ladbares m-Bit-Eingangsschieberegister SR ist mit dem Dateneingang Dl eines 2^{<m +} "' χ 1 -Bit-RAM's verbunden, dessen über einen Freigabeeingang OE sperrbarer Datenausgang zum einen als Adressignal eines PROM's und zum anderen als Eingangssignal eines Zwischenpuffers MUX verwendet wird. Der Ausgang des Zwischenpuffers wird als Dateneingang eines weiteren RAM's genutzt, während der Datenausgang dieses weiteren RAM's gleichzeitig das Eingangssignal eines nächsten Zwischenpuffers bildet. In dieser Weise sind к RAM's miteinander verschaltet, wobei die Datenausgänge DO von jeweils zwei RAM's auf einen Adresseingang des PROM's gelegt sind, dessen Datenausgänge als Eingänge von zwei Registern REG A und REG B dienen. Die Registerausgänge werden über einen ersten Volladder ADD1 zusammengefaßt. Der Ausgang des ersten Volladders wird auf einen Eingang eines weiteren Latches REG D geführt, dessen Ausgang auf einen Eingang eines zweiten Volladders ADD2 geschaltet ist. Die Ausgänge des zweiten Volladders dienen bis auf das niederwertigste Bit als Eingänge für ein Auffanglatch, dessen Ausgänge auf den anderen Eingang des zweiten Volladders geschaltet sind. Das niederwertigste Bit des zweiten Volladder-Ausganges ist mit dem Eingang eines parallel auslesbaren m-Bit-Schieberegisters SREG-L verbunden. Die Ausgänge des Auffanglatches repräsentieren dabei die höherwertigen Bit's des erzielten Ausgangssignales, während der niederwertige Teil im parallel auslesbaren Schieberegister enthalten ist.

Der parallel in das Eingangsschieberegister SR eingelesene aktuelle Abiastwert des zu filternden Signales wird beginnend mit dem niederwertigsten Bit in den ersten RAM eingeschrieben. Gleichzeitig werden die an den Datenausgängen der Zwischenpuffer anliegenden niederwertigsten Bit's des jeweils um einen Abiastwert verzögerten Eingangssignales in die weiteren RAM's eingeschrieben und danach die nun an den Zwischenpuffern anliegenden Informationen bei RAM-Freigabe in die Zwischenpuffer MUX übernommen. Von den RAM-Ausgängen werden aufeinanderfolgend jeweils eine Hälfte des Speicherblockes freigegeben und die dabei durch den PROM übersetzten Daten in REG A bzw. REG B abgelegt. Durch den Addierer ADD 1 entsteht in REG D die Produktsumme der jeweiligen Bitebene, die dann mittels ADD 2 und REG C bitebenenweise zum Filter-Ausgangssignal des jeweiligen Kanales aufsummiert wird. Die entstehende Gesamtschaltung ist problemlos in einem Kundenwunschschaltkreis integrierbar.

Claims (1)

1. Mehrkanaliges nicht rekursives Digitalfilter für symmetrische Koeffizientensätze, bestehend aus einem Steuerwerk, einen PROM, RAM-Speichern, Multiplexern und einem Rechenwerk, dadurch gekennzeichnet, daß ein parallel ladbares m-Bit-Eingangsschieberegister mit dem Dateneingang eines 2 ^{(m + n)} χ 1-Bit-RAM's verbunden ist, dessen über einen Freigabeeingang sperrbarer Datenausgang zum einen als Adressignal eines PROM's und zum anderen als Eingangssignal eines Zwischenpuffers, dessen Ausgang als Dateneingang eines weiteren das Eingangssignal eines nächsten Zwischenpuffers bildenden RAM's dient, verwendet wird, wobei к RAM's in dieser Weise verschalten sind, während die Datenausgänge von jeweils zwei RAM's auf einem Adresseingang des PROM's, dessen Datenausgänge Eingänge von zwei Registern sind, liegen und daß die Registerausgänge über einen ersten Volladder zusammengefaßt werden, dessen Ausgang auf einem Eingang eines weiteren Latches, welches ausgangsseitig mit einem Eingang eines zweiten Volladders verbunden ist, liegt, wobei die Ausgänge des zweiten Volladders bis auf das niederwertigste Bit, welches an ein parallel auslesbares m-Bit-Schieberegister geführt wird, als Eingänge für ein Auffanglatch genutzt werden und daß die Ausgänge des Auffang latches auf den anderen Eingang des zweiten Volladders geschalten sind, während sie gleichzeitig die höherwertigen Bit's des erzielten Ausgangssignales repräsentieren, dessen niederwertigerTeil in dem parallel auslesbaren Schieberegister enthalten ist.

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