DD266253A3

DD266253A3 - Universeller digitaler mfc-empfaenger

Info

Publication number: DD266253A3
Application number: DD30404987A
Authority: DD
Inventors: Peter Lenz; Johannes Schuchart
Original assignee: Leipzig Rft Nachrichtenelekt
Priority date: 1987-06-22
Filing date: 1987-06-22
Publication date: 1989-03-29
Also published as: HUT49975A; DE3814727C2; DE3814727A1; CS372688A1

Abstract

Anwendungsgebiet des universellen digitalen MFC-Empfaengers ist die digitale Vermittlungstechnik. Die erfindungsgemaessen Merkmale bestehen in der Optimierung der Organisation der Baugruppen Serien-Parallel-Wandler, Referenzsignalquelle, Multiplikator, Integrator, Ergebnisrechner, Ausgabetor und Ablaufsteuerschaltung. Der Multiplikator enthaelt einen Festwertspeicher, dessen Datenworte das normierte Produkt zweier Teiladressen aus Serien-Parallel-Wandler und Referenzsignalquelle sind. Die Referenzsignalquelle enthaelt einen Festwertspeicher, dessen Inhalte 8 kHz-Abtastproben von acht 0 grd. und 90 grd. phasenverschobenen Referenzsignalen sind. Der Integrator enthaelt einen Summationsspeicher fuer die Summation der 128 Multiplikationsergebnisse aus den Inhalten gleicher Kanalzeitlagen und des gleichen Referenzsignals fuer jeden der 16 virtuellen MFC-Empfaenger. Die Ausgabeschaltung enthaelt einen Bitzaehler, einen Rahmenzaehler, einen Adressrechner und eine Verknuepfungslogik. Sie steuert ueber einen Steuerbus den zeitmultiplexen Betrieb der 16 virtuellen MFC-Empfaenger. Figur

Description

Anwendungsgebiet der Erfindung

Die Erfindung betrifft einen universellen digitalen MFC-Empfänger zur Realisierung von Wahl und Kennzoichengabovorfahron mit bis zu 8 Signalisierungsfrequenzen in FCM-codierter Form entsprechend der CCITT-EmpfoMung G.711 in digitalen Vermittlungseinrichtunoen der Nachrichtentechnik.

-2- 266 253 Charakteristik des bekannten Standes der Technik

MFC-Empfänger müssen In der Lage sein, die dom jeweiligen Wahl- bzw. Kennzelchengabeverfchren entsprechenden Slgnallsierungeinformationen zu empfangen, nach deren spezifischen Kriterien bezüglich Frequenz-, Zelt- und Pegelparametern auszuwerten und einen Antwortcode entsprechend der Wahlziffer oder dem Kennzeichen zuzuordnen.

Es wurden bereits Schaltungsanordnungen bekannt, die aif der analogen Bandtrennung und der nachträglichen digitalen Bestimmung der Anzahl der Nulldurchgänge innerhalb eines endlichen Zeitraumes beruhen. Stellvertretend dafür selen die Schriften DE-AS 2712 831, DE-AS 2712 847 und DE-OS 2719 2Ί8 genannt.

Dabei werden mittels spezieller Filteranordnungen und Zählschaltungen die Frequenzparameter, über spezielle Integrierglieder die Zeitparameter und mit speziellen Pogelbewertern die Pegelparameter der geforderten Zeichengabesysteme geprüft. Damit sind diese Schaltungsanordnungen für MFC-Empfänger nur bei entsprechendum Zeichengabesystem verwendbar. Außerdem lassen sich analoge Filter nicht Im Zeitmultiplex für mahrern Kanalzeitlagen bzw. Signalpfade nutzen.

Ee wurde ein rein digitales Verfahren zum Erkennen von Ein- oder Mehrfrequenzcodezeichen gem. DE-OS 26 21085 bekannt, bei dem die Abtastproben von „k" Pulsrahmen einzeln abgespeichert werden, worauf der 1. mit dem k-ten, der 2. mit (k - 1 )-ten Abtastwert usw. addiert bzw. subtrahiert werden und anschließend die Ergebnisse mit geraden und ungeraden Musterfunktionen korreliert werden. Dabei werden zum Abspeichern der einlaufenden Ahtastproben ein umfangreicher Speicher ur.d zur Realisierung der Addition und Subtraktion eine Umformung des logarithmischen PCM-Bodes in einem linearen Code benötigt. Der Schaltungsaufwand ist hoch.

Ee wurde weiterhin ein Lösungsvorschlag eines rein digital arbeitenden MFC-Tastwahlempfängers bekannt (R.Portscht:

Mehrfrequenzcode-Wahkeichenompfönger mit Standard-Mikrorechner, AEÜ Band 32 (1983], Heft 9/10), der mit Hilfe eines 8-Bit-Mikrorechners 8 Signalisierungsfrequenzen einer Kanalzeitlage bzw. eines Signalpfades auszuwerten Imstande ist. Eine Mehrfachnutzung der Schaltung im Zeitmultiplexbetrieb ist dabei jedoch aus Gründen des Rechenaufwandes nicht möglich, so daß zur Bearbeitung mehrerer Kanalzeitlagen bzw. Signalpfade mehrern Mikrorechner eingesetzt werden müssen. Dabei steigt der Schaltungsaufwand erheblich an.

Ziel der Erfindung

Es ist Ziel der Erfindung, einen digitalen MFC-Empfänger zu schaffen, der mit geringern Schjltungsaufwand PCM-codierte Signalisierungsinformatlonen verschiedener Wahl- und Kennzeichengabesysteme emfängt und damit die Vielfalt der MFC-Empfängertypon auf einen universellen Empfängertyp reduziert. Dabei sollen in der Schaltung des MFC-Empfängors im Zeitmultiplexbetrieb 1 6 virtuelle MFC-Empfänger realisiert werden.

Darlegung de· Wesen· der Erfindung

Erfindungsgemäß besteht der universelle digitale MFC-Empfänger aus den Baugruppen Serien-Parallel-Wandler, Referenzsignalquelle, Multiplikator, Integrator, Ergebnisrechner, Ausgabetor und Ablaufsteuerung. Der Serien-Parallel-Wandler wird eingangsseitlg mit einem PCM-Signal gemäß CCITT-Empfehlung G. 711 belegt und mit 2,048MHz getaktet. Die 7 höchstwertigsten Bits der Ausgänge des Serien-Parallel-Wandlere sind mit 7 Eingängen eines Multiplikators verbunden. Daneben sind die 4 Ausgänge einer Referenzsignalquelle mit weiteren 4 Eingängen des Multiplikators verbunden. Die 8 Ausgänge des Multiplikators sind mit den 8 Eingängen eines 256 Speicherplätze tiefen, je 12 Bit breiten Integrators verbunden. Die Ausgänge der 8 höchstwertigsten Bits des Integrators sind mit dem 8 Bit breiten Datenbus eines Ergebnisrechners verbunden, welcher über den gleichen Datenbus und über eine Steuerleitung mit einem Ausgabetor verbunden ist. Eine mit dem 2,048MHz-Takt betriebene und irilt einem Rahmensynchrontakt synchronisierte Ablaufsteuerschaltung ist über einen Steuerbus mit der Referenzsignalquelle, dem Multiplikator, dem Integrator und dem Ergebnisrechner verbunden.

Dabei enthält der Multiplikator einen Festwertspeicher, dessen 11 Bit breite Adresse aus zwei Teiladressen besteht, die von den 7 Ausgängen des Serien-Parellel-Wandlers und von den 4 Ausgängen der Referenzsignalquelle gebildet werden. Untor der 11 Bit breiten Gesamtadresse stoht als Ausgangssignal im Multiplikator ein 8 Bit breiter Dualzahlenwert, der das Produkt des Ausgangssignals des Serion-Parallel-Wandlers, multipliziert mit dem Ausgangssignal der Referenzsignalquelle und einem konstanten Normierungsfnktor, ist. Dabei wird der logarithmische Charakter des PCM-Slgnals und im Falle des A-Gesetzos gemäß CCITT-Empfehlung G.711 die Negation der geradzahligen Bits des PCM-Signals berücksichtigt. Im Falle eines negativen Multiplikationsergebnisses ist das Ausgan^ssignal ein 8 Bit Zahlenwert Im Zweierkomplement. Die Referenzsignalquelle enthält einen Festwertspeicher, in dem 8 Referenzsignale mit Ogrd. Phasenverschiebung und 8 Referenzsignale mit 90grd. Phasenverschiebung als 8kHz-Abtastproben in Form von je 128 aufeinanderfolgenden 4 Bit breiten Dualzahlen abgelegt sind.

Der Integrator enthält einen 256 Speicherplätze tiefen, je 12 Bit breiten Summationsspeicher. In ihm sind für jeden von 16 virtuellen MFC-Empfängei η je 16 Speicherplätze für die fortlaufenden Ergebnisse der Integration Ober die Multiplikationsergebnisse von Eingangsdaten der zu bearbeitenden Kanalzeitlage mit den 16 von der Referenzsignalquelle bereitgestellten Referenzsignalen vorhanden. Ausgangsseitig enthält der Integrator oinen 8 Bit breiten Betragsbildner für die höchstwertigsten Bite der Integrationsergebnisse.

Die Ablaufsteuerschaltuny enthält einen Bitzähler für 8 Bit, einen Kanalzähler für 32 Kanalzeitlagen, einen Rahmenzählor für 128 Rahmen, einen Adrestirechner für die Startzeitpunktverschiebung der virtuellen MFC-Empfänger und eine Verknüpfungslogik für die Start- und Datenübernahmesteuerung des Ergebnisrechners. Die Ablaufsteuerschaltung organisiert einen Steuerbus, der die Adresseingänge des Festwertspeichers der Referenzsignalquello, dio Übernahme der Eingangsdaten des Multiplikators, die Integrationsschritte des Integrators und die Datenübernahme aus dem Integrator über den Datenbus in den Ergebnisrechner zeitmultiplex für die 16 virtuellen MFC-Empfär,ger steuert.

Die Erfindung soll nachstehend an einen \usführungsbeispiel an Hand eines Blockschaltbildes erläutert werden. Ein PCM-Slgnal PCM gemäß CCITT-Fmpfehlung Q.711, welches In jeder ungeradzahligen Kanalzeitlage mit MFC-Signalen belegt nein kann, wird auf den Eingang eines Serien-Parallel-Wondlers SP gegeben und mit dem 2,048 MHz Takt T eingetaktet. Stehen die 8 Bit einer ungoradzahllgen Kanalzeltlage im Serien-Parallel-Wendler SP, werdon die 7 höchstwertigsten Bits von den Ausgängen E1 bis E 7 in den Multiplikator M übergeben und, gesteuert von der vo υ Rahmensynchrontakt RS synchronisierten und mit dem Takt T (2,048MHz) betriebenen Ablaufsteuerschaltung AS, für die Zeit von 16 Bit (16 χ 488ns) en die Adresseingänge A1 bis A7 des Festwertspeichers mit Multiplikator M angelegt. Innerhalb der gleiche η Zeit werden, gesteuert durch die Ablaufsteuerschaltung AS, Jewel's für die Zeit von 1 Bit (488 ns) nacheinander 16 Abtastprobe/) der Referenzsignale im Festwertspeicher der Referenzsignalquelle aufgerufon und über die Ausgänge R1 bis R4 an die Adresseingänge A8 bis A11 des Festwertspeichers im Multiplier: M angelegt.

Der Multiplikator M gibt daraufhin über seine Ausginge M1 bis M8 für die Dauer von jeweils 1 Bit (488ns) aufeinanderfolgend 16 Multiplikativinsergebnlsse In Form von 8-Bit-Datenworten an die Integratoreingänge 11 bis 18. Der Summationsspeicher des Integrators I adi'iert, gesteuert von der Ablaufsteuerschaltung, innerhalb von 16 Bit (16 χ 488ns) diese 16 Multiplikationsergebnisse nacheinander und jeweils einzeln zu den in vorangegangenen Rahmon bereits entstandenen Integrationeergebniseen des gleichen virtuellen Empfängers und des gleichen Referenzsignals. Diese Integrationsergebnisse befinden sich In je einem von 16 Speicherplätzen mit 12 Bit Breit j, die für jeden virtuellen MFC-Empfänger im Summationsspeicher des Integrators I vorhanden sind.

Der eben beschriebene Vorgang wiederholt sich mit dem für diesen virtuellen MFC-Empfänger jeweils nächsten Inhalt der gleichen Kanalzeitlage und mit der nächsten Abtastprobe der jeweils 16 Referenzsignale, gesteuert durch die Ablaufsteuerschaltung AS, in jodom von 128 Rahmen, d. h. 128mal im Abstand von je 125 μβ. Die Addition negativer Multiplikationsergebnisse erfolgt im Summationsspeicher des Integrators I durch die Addition des für diesen Fall vom Multiplikator M ausgegebenen Zweierkomplements des Zahlenwertes des Multiplikationsergebnisses. Somit wird die notwendige Subtraktion auf dio Addition des Zweierkomplements zurückgeführt.

Die Multiplikation und Integration In einem virtuellen MFC-Empfänger über 128 Rahmen bilden seinen Beobachtungszeitraum. Am Ende seines Beobachtungszeitraumes werden die 16 Summationsergebnisse vcn 128 Integrationsschritten pro virtuellen MFC-Empfänger und 16 Roferenzsigr.ale nacheinander in der Zeit von jeweils 1 Bit (488ns) aus dem Summationsspeicher des Integrators I ausgelagert. Gleichzeitig werden die 16 betreffenden, 12 Bit breiten Summationsspeicherplätze gelöscht. Jedes Summationsergebnis Ist eine 12 Bit breite Dualzahl. Aus ihren höchstwertigsten Bits wird im Betragsbildner des Integrators I eine 8 Bit breite Dualzahl als Betrag gebildet und an die Ausgänge D1 bis D8 des Integrators I gegeben. Der Ergebnisrechner ER übernimmt, gesteuert von der Ablaufsteuerschaltung AS, über den Datenbus DB für den beschriebenen virtuellen MFC-Empfänger diese 16 Beträge dei Summationsergebnisse aus dem vorangegangenen 16ms (128 Rahmen) langen Beobachtungszeltraum. Er vergleicht die Beträge der Summationsergebnisse des aktuellen Beobachtungszeitraumes bezüglich ihrer Größe untereinander und mit den Beträgen der Summationsergebnisse vorangegangener Beobachtungszeiträume innerhalb einer Auswertezeit von weniger als 1 ms. In Abhängigkeit von den Bedingungen des zu realisierenden Wahl- und Kennzeichengabeverfahrens und dem Ergebnis der Größenvergleiche ordnet der Ergebnisrechner ER dem Signal der vom beschriebenen viruellen MFC-Empfänger bearbeiteten Kanalzeitlage einen Ergebniscode zu und übergibt diesen über den Datenbus DB dem mit der Steuerleitung S gesteuerten Ausgabetor A".

Die Bearbeitung der übrigen 15 ungeradzahligen Kanalzeitlagen des PCM-Slgnals PCM durch die übrigen 15 virtuellen MFC-Empfänger erfolgt in der selben, oben beschriebenen MFC-Empfängerschaltung im relativen Zeitmaßst&b in der gleichen Weise, wie bereits für den einen virtuellen MFC-Empfänger beschrieben.

Im absoluten Zeitmaßstab erfolgt die Abarbeitung der einzelnen virtuellen MFC-Empfänger innerhalb eines Rahmens um 16 Bit (16 χ 488 ns) zeitversetzt in aufsteigender Reihenfolge der Nummer des virtuellen MFC-Empfängers, d. h. der virtuelle MFC-Empfänger Nr. 1 wird 16 Bit (16 χ 488 ns) vor dem virtuellen MFC-Empfänger Nr. 2 bearbeitet usw. Im absoluten Zeitmaßstab erfolgt die Ausarbeitung der einzelnen virtuellen MFC-Empfänger bezüglich ihres Beobachtungszeitraumes (128 Rahmen) um 8 Rahmen (1 ms) zeitversetzt in absteigender Reihenfolge der Nummer des virtuellen MFC-Empfängers, d. It. der virtuelle MFC-Empfänger Nr. 16 beginnt und beendet seinen Beobachtunyszeitraum 8 Rahmen (1 ms) vor dem des virtuellen MFC-Empfängers Nr. 15 usw.

Somit werden die Beträge der Summationsergebnisse der virtuellen MFC-Empfänger im Abstand von 8 Rahmen minus 16 Bit (0,992 ms) an den Ergebnisrechner ER übergeben, außer für die virtuellen MFC-Empfänger Nr. 1 und Nr. 16, zwischen denen der Zeltabstand 9 Rahmen minus 16 Bit (1,117ms) beträgt.

Dieser Zeitmultiplexbetrieb wird in der Ablaufsteuerschaltung AS mit Hilfe des Adressrechners und der Verknüpfungslogik realisiert, indem zum Stund des Rahmenzählers das Achtfache der oberen 4 Bitstellen des Kanalzählers im Adressrechner hinzugezählt wird und mit Hilfe der Verknüpfungslogik die Zeiträume festgestellt werden, Innerhalb derer der Adressrechner den Stand von 7 F HEX erreicht hat. Für die Bearbeitung verschiedener Wahl- und Kennzoichengabeverfahren müssen die Inhalte des Festwertspeichers in der Referenzsignalquelle R entsprechend gewählt werden.

Claims

1. Universeller digitaler MFC-Empfänger, bestehend aus den Baugruppen Serien-Parallel-Wandler, Referenzsignalquelle, Multiplikator, Integrator, Ergebnisrechner, Ausgabetor und AhlAufüteuerschaltung, gekennzeichnet dadurch, daß der mit dem Takt (T) gesteuerte Serien-Parallel-Wandler (SP) oingangsseitig mit dem PCM-Signal (PCM) belegt ist und seine Ausgänge (E 1 bis E7) der 7 höchstwertigsten Bits mit 7 Eingängen (A 1 bis A7) des Multiplikators (M) verbunden sind, daß die 4 Ausgänge (R 1 bis R4) der digitalen Reforenzsignalquelle (R) mit weiteren 4 Eingängen (A8 bis A11) des Multiplikators (M) verbunden sind und die 8 Aufgänge (M 1 bis M8) des Multiplikators (M) mit den 8 Eingängen (11 bis I8) des 256 Speicherplätze mit je 12 Bit umfassenden Integrators (I) verbunden sind, dessen Ausgänge (D 1 bis D8) der 8 höchstwertigsten Bits des Integrators I mit dem 8 Bit breiten Datenbus (DB) des Er&ebnisrechners (ER) verbunden sind, der seinerseits über den Datenbus (DB) und die Steuerleitung (S) mit dem Ausgabetor (AT) verbunden ist, und daß die mit dem Takt (T) betriebene und mit dem Rahmensynchrontakt (RS) synchronisierte Ablaufsteuerschaltung (AS) über den Steuerbus (SB) mit der Referenzsignalquelle (R), mit dem Multiplikator (M), mit dem Integrator (I) und mit dem Ergobnisrechner (ER) verbunden ist.

2. Universeller digitaler.' IFC-Empfänger nach Anspruch 1, gekennzeichnet dadurch, daß der Multiplikator (M) einen Festwertspeicher enthält, dessen Gesamtadresse (A 1 bis A11) aus der Teiladresse (A1 bis A7) besteht, die aus dem Ausgangssignal (E 1 bis E7) des Serien-Parallel-Wandlers (SP) gebildet wird, und aus der Teiladresse (A8 bis A11) besteht, die aus dem Ausgangssignal (R 1 bis R4) der Referenzsignalquelle (R) gebildet wird, wobei unter der Adresse (A 1 bis A11) im Festwertspeicher des Multiplikators (M) ein 8 Bit breiter Zahlenwert als Ausgangssignal (M 1 bis M 8) abgelegt ist, der das Produkt des Ausgangssignals (E 1 bis E 7) des Serien-Parallel-Wandlers (SP), des Ausgangssignals (R 1 bis R4) der Referenzsignalquelle (R) und eines Normierung? aktors ist, wobei der logarithmische Charakter des PCM-Signals (PCM) und im Falle des A-Gesetzes gemäß CCITT-Empfehlung G.711 die NcyMion der geradzahligen Bits des PCM-Signals (PCM) berücksichtigt werden und wobei im Falle eines negativen Multiplikationsergebnisses das Ausgangssigral (M 1 bis M8) ein 8-Bit-Zahlenwert im Zweierkomplement ist.

3. Universeller digitaler MFC-Empfänger nach Anspruch 1 und 2, gekennzeichnet dadurch, daß die Referonzsignalquolle (R) einen Festwertspeicher enthält, in dem 8 Referenzsignale mit Ogrd. Phasenverschiebung und 8 Referenzsignale mit90grd. Phasenverschiebung als 8-kHz-Abtastproben in Form von je 128 aufeinanderfolgenden, 4 Bit breiten Dualzahlen abgelegt sind.

4. Universeller digitaler MFC-Empfänger nach Anspruch 1 bis 3, gekennzeichnet dadurch, daß der Integrator (I) einen 256 Speicherplätze umfassenden, je 12 Bit breiten Summationsspeicher besitzt, der für jeden von 16 virtuellen MFO Empfängern je 16 Speicherplätze für die fortlaufenden Ergebnisse der Integration über die Multiplikationsergebnisse von Eingangsdaten der zu bearbeitenden Kanalzeitlage mit den 16 Referenzsignalen enthält und am Ausgang des Integrators (I) für die höchstwertigsten Bits der Integrationsergebnisse ein 8 Bit breiter Betragsbildner vorhanden ist.

5. Universeller digitaler MFC-Empfänger nach Anspruch 1 bis 4, gekennzeichnet dadurch, daß die Ablaufsteuerschaltung (AS) einen Bitzähler für 8 Bit, einen Kanalzähler für 32 Kanalzeitlagen, einen Rahmenzähler für 128 Rahmen, einen Adressrechner für die Startzeitpunktverschiebung der virt· '«Ilen MFC-Empfänger und die Verknüpfungslogik für die Start- und Datenübernahmesteuerung des ugebnisrechners (ER) enthält und einen Steuerbus (SB) besitzt, der die Adresseingänge des Festwertspeichern der Referenzspannungsquelle (R), die Übernahme der Eingangsdaten (A 1 b,; A7) des Multiplikators (M), die Integrationsschritte des Integrators (I) und die Datenübernahme aus dem Integrator (I) über den Datenbus (DB) in den Ergebnisrechner (ER) zeitmultiplex für die 16 virtuellen MFC-Eimpfänger steuert.

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