DE3005740A1

DE3005740A1 - Digital-signalisierungsempfaenger fuer pcm-toene

Info

Publication number: DE3005740A1
Application number: DE19803005740
Authority: DE
Inventors: Sorin Cohn-Sfetcu; Daniel John Doyle; Jackylene Kay Hood
Original assignee: Northern Telecom Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1979-02-22
Filing date: 1980-02-15
Publication date: 1980-09-04
Also published as: IT1140634B; JPS55137788A; AT386312B; FR2450017A1; SE452388B; CA1111531A; IT8019986A1; GB2044039A; SE8001315L; GB2044039B; IT8019986A0; FR2450017B1; NL8001026A; ATA96280A

Description

Die Erfindung betrifft allgemein einen Ton-Signalisierungsempfänger und insbesondere einen digital eingeriahteten Empfänger zur Übersetzung von Impulskode-modulierten Tonsignalen (PCM -Tonsignalen) in ein mit einer Steuereinrichtung bei einer Fernsprechschaltstelle kompatibles Signalformat.

Telefonsignalempfänger, die die Signale von Mehrfrequenz-Teilnehmersignalen oder Multifrequenz (MF)-Staninleitungssignalen enpfangen, sind von Analog-Schaltungen zu Digitalschaltungen weiterentwickelt worden, wie ös beispielsweise in den US-PS 3 537 und 3 790 720 beschrieben ist. Diese Empfänger sind jedoch zum Empfang von Analogsignalen ausgelegt und nicht einfach an den Empfang von digitalen Signalen anzupassen. Deshalb wird bei einem Zeitmultiplex-Impulskodemodulations-Fernsprechsystem (TDM-PCM -Fernsprechsystem) ein Digital/Analogwandler benutzt, um die PCM-Impulszüge aus einem ausgewählten TDM-Kanal in ein Analogsignal zu wandeln. Danach erfaBt der Signalempfänger den jeweiligen Signalinhalt und übersetzt ihn in einen mit dem Betrieb einer zugehörigen TDM-Schalteinrichtung kompatiblen Kode.

Die Verwendung von Digitalsignal-Prozessoren zur Verarbeitung von Digitalsignalen ohne vorheriges Umwandeln der digitalen Signale in Analogform wird in einem Aufsatz von S.L. Freeny mit dem Titel "Special Purpose Hardware for Digital Filtering" besprochen, der in den proceedings of the IEEE, Band 63 (1975), Seite 633 bis 648 erschienen ist, sowie in einem gleichfalls in dem gleichen Band dieser Zeitschrift auf den Seiten 624 bis 632 erschienenen Aufsatz von J. Allen mit dem Titel "Computer Architecture for Signal Processing". So einleuchtend es erscheint, PCM-Signale direkt digital zu verarbeiten, ohne sie vorher in Analogsignale zu wandeln, so ergab sich in der Vergangenheit doch ein Kostennachteil bei Verwendung in Fernsprechausrüstungen.

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Es gibt zwei Arten der Signalgebung bei Fernsprechsystemen unter Verwendung von Frequenzkombinationen, nämlich die DIGITONE-oder TOUCHTONE-Schleifensignalisierung und die R1-oder R2-Stammleitungssignalisierung. Der Unterschied zwischen diesen zwei Arten liegt darin, daß das DIGITONE- oder TOUCHTONE-Format aus zwei Tönen besteht, die jeweils zu einem hochliegenden oder zu einem tiefliegenden Frequenzband gehören. Es ist deshalb vorteilhaft, für die Signaltonerfassung ein Null-Durchgangsverfahren nach Filtertrennung des empfangenen Signales in zwei Frequenzbänder zu benutzen. Dieses Empfangsverfahren ist nicht geeignet für R1, R2-Signalisierungen, bei denen eine Kombination von je zwei aus einer Vielzahl von vorbestimmten Tönen gültig ist. Die US-PS 4 076 965 stellt die Kompliziertheit und das Ausmaß einer gemischt digitalen und analogen Schaltung dar, die für einen flexiblen Analog-MF-Signalempfänger notwendig ist, der zur Verwendung bei Einfachfrequenz- und Multifrequenz-Signalisierungsformen geeignet ist.

Es ergibt sich hieraus, daß die Realisierung eines rein digitalen MF-Empfängers, der eine Vielzahl verschiedener PCM-kodierter Tonsignale empfangen und unterscheiden kann, eine sehr flexible Auslegung haben muß; damit bietet sich die Verwendung eines Digital-Prozessors an. Bei der praktischen Ausführung müssen jedoch die Kosten der Ausstattung eines solchen Empfängers sich günstig im Vergleich zu den Kosten vorhandener Analogempfänger in PCM-Systemen stellen. In jüngster Zeit vorgeschlagene PCM-Signalempfanger, die unter Benutzung von digitalen Mikroprozessorsystemen aufgebaut wurden, arbeiten bisher zu langsam, um wirtschaftlich die Realzeit-Anforderungen der Fernsprechsxgnalisierung erfüllen zu können.

Erfindungsgemäß wird eine wesentlichere Besserung der Betriebsgeschwindigkeit eines Signalisierungsempfängers erreicht

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durch Ausführung der einfachen, jedoch sehr oft vorkommenden Signalverarbeitung in einer spezialisierten Digitalschaltung/ wobei die komplizierteren, jedoch weniger oft vorkommenden Verarbeitungen vorteilhafterweise durch einen Mikroprozessor übernommen werden. In einer Ausführung der Erfindung wird die zum Empfang der Signalisierung erforderlich Realzeit ausreichend reduziert, so daß der Signalisierungsempfanger gleichzeitig einer Vielzahl von Verbindungskanälen in time sharing zur Verfügung steht.

Der erfindungsgemäße Signalisierungsempfänger enthält Einrichtungen zum Empfang von PCM-Signalimpulszügen von einem TDM-Kanal, der durch eine Steuerung (controller) in einer zugeordneten TDM-Schalteinrichtung ausgewählt ist„ und eine digitale Filtereinrichtung zur Erzeugung binärer Signaldarstellungen von an dem empfangenen Signalimpulszügen ausgeübten Filterfunktionen, die jeweils einer Signalamplitude der ausgewählten Frequenz in den empfangenen Signalimpulszügen entsprechen.· Eine Übersetzungseinrichtung erzeugt Datensignale, die den Signalinhalt anzeigen und die mit der Signalform der Steuerung kompatibel sind, in Abhängigkeit von den Signalamplitudenwerten der binären Signaldarstellungen.

Die digitale Filtereinrichtung führt Filterfunktionen für eine' Vielzahl von bestimmten vorbestimmten Frequenzen aus und wird durch eine Schaltung erfüllt, die zur Bestimmung der jeweiligen Filterfunktion Draht- oder PhantoiaLogik (wired logic) enthält.

Die Draht- oder Phantomlogik wird vorteilhafterweise in Form eines Auslese- oder Festwertspeichers (ROM) bereitgestellt. Das Digitalfilter ist mit größerer Geschwindigkeit betreibbar, als sie zum Empfang eines Kanals eines PCM-Impulszuges erforderlich ist, und kann deshalb vorteilhafterweise zur Bedienung mehrerer Kanäle dienen. Die dem Filter eigene Geschwindigkeit wird noch weiter dadurch verbessert, daß der zu benutzende ROM in paralleler/serieller Konfiguration verwendet wird, so daß

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bei erreichbarer Real- oder Echtzeit mehr als zwei Kanäle der PCM-Impulszüge empfangen werden können.

Die Übersetzungseinrichtung umfaßt im wesentlichen einen Mikroprozessor, der in Entsprechung zu logischen Instruktionen in Kombination mit verschiedenen Zeit- und Steuersignalen betrieben wird, die in dem Signalempfänger erzeugt werden. Die Übersetzungseinrichtung erhält die Ausgangssignale des Filters und übersetzt diese Signale in Datensignale, die die Signalisierungen bezeichnen und die mit der Signalform der Steuerung kompatibel sind.

In einer Anordnung wird die Geschwindigkeit des Betriebes des Signalisierungsempfangers noch weiter dadurch erhöht, daß alternierende Betriebsarten vorgesehen sind. Zum Beginn der Signalisierung bestimmt der Prozessor die Gültigkeit der anfänglichen Signalisierung durch Ausführen einer ersten Reihe von Verarbeitungsfunktionen mit den Signalen von den Digitalfiltern. Im weiteren Verlauf der Signalisierung führt der Prozessor eine davon unterschiedliche Reihe von Punktionen aus, die weniger Zeit als die erste Funktionsreihe brauchen, um lediglich die Kontinuität der Signalisierung zu verifizieren.

Eine beispielhafte Ausführung der Erfindung wird nun mit Bezug auf die Zeichnung näher erläutert, in der Zeichnung zeigt:

Fig. 1 ein Blockschaltbild eines erfindungsgemäßen digitalen Signalisierungsempfangers, der mit einer Fernsprechschalteinrichtung verbunden ist,

Fig. 2 ein Schematisches Blockschaltbild einer in dem Signalisierungsempfanger nach Fig. 1 verwendeten Folge- und Zeitgeber-Steuerschaltung,

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Fig. 3 ein schematisches Blockschaltbild eines in dem Signalisierungsempfänger nach Fig. 1 verwendeten digitalen Filter- und Eingangspufferregisters,

Fig. 4 ein schematisches Blockschaltbild einer in dem Signalisierungsempfänger nach Fig. 1 verwendeten Übersetzerschaltung,

Fig. 5 eine Darstellung des Zeitablaufes einiger ausgewählter Operationen der Schaltungen nach Fig. 1 bis 4, und

Fig. 6 eine Darstellung der Funktionen der Signalisierungs-Übersetzerschaltung nach Fig. 4 in Form eines Flußdiagramme s.

Der Aufbau und die Betriebsweise des Ausführungsbeispiels wird kurz mit bezug auf Fig. 1 beschrieben, gefolgt von einer mehr ins Detail gehenden Beschreibung mit bezug auf die restlichen Figuren. Einzelheiten der Leistungsversorgung zum Betrieb des Ausführungsbeispiels werden nicht beschrieben oder gezeigt, da diese Funktionen und die zugehörigen Schaltungen dem Fachmann auf diesem Gebiet wohl bekannt sind. Ebenfalls wird die Einspeisung und Weiterleitung von Taktsignalen, wie sie typischerweise zum Betrieb von verschiedenen Arten von handelsüblichen Schaltungen, wie Flip-Flops, Registern usw., erforderlich sind/ nicht gezeigt oder beschrieben mit Ausnahme von solchen Bereichen, in denen spezielle Zeitablaufsignale oder andere Taktsignale zur Erklärung und zum besseren Verständnis des Ausführungsbeispieles beitragen.

In einigen Bereichen des Ausführungsbeispieles werden Festwert- oder Auslesespeicher ROM,typischerweise integrierte Schaltungen, genannt, die verschiedene Funktionen ergeben.

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Diese Art von ROM ist in einer Hinsicht einzigartig, da der integrierte Schaltungsaufbau im wesentlichen aus einer Vielzahl von einzelnen Netzwerken mit verdrahteter Logik (wired logic) besteht, die jeweils in Abhängigkeit von einem eindeutigen Adressignal mit einer Vielzahl von Ausgangsklemmen verbindbar sind. Das Ausführungsbeispiel kann auch so aufgebaut werden, daß andere Speieherelemente einen oder mehrere ROM ersetzen. Beispielsweise können Speicher mit freiem Zugriff RAM₇programmierbare Ausleseoder Festwertspeicher(PROM) und elektronische programmierbare Auslese- oder Festwertspeicher (EPROM) verwendet werden. Bei Verwendung von diesen oder anderen Speicherelementen ergibt sich jedoch ein höherer Kostenaufwand,sie sind meist mit einer gewissen Flüchtigkeit (Informationsverlust) behaftet und damit weniger zuverlässig als die RÖM-Elemente.

Die Digitalschalteinrichtung in Fig. 1 wird im praktischen Einsatz mit verschiedenen Digital- oder Analog-Stammleitungen oder Kombinationen von solchen Stammleitungen verbunden. Sie kann auch mit verschiedenen Fernsprechteilnehmerschleifen verbunden werden. Diese Verbindungen sind jedoch nicht dargestellt, da sie für die Beschreibung eines PCM-MF-Signalisierungsempfängers in einem digitalen Fernsprechsystem nicht wichtig sind. Die Digitalschalteinrichtung 1a arbeitet mit einer Signalform, die 32 Bytes von jeweils 10 Bit pro Rahmen enthält, wobei die Rahmen-Wiederholfrequenz etwa bei 8 KHz liegt. Ein PCM-MF-Empfanger 1b ist der digitalen Schalteinrichtung 1a zum Empfang von Signalisierungen von den Stammleitungen über die Einrichtung 1a zugeordnet. 32 PCM-Kanäle sind über eine serielle PCM-Signalleitung 2 mit Eingangs-Pufferregistern 30 im Empfänger 1b verbunden. Taktsignale, die der Bitrate der auf der Leitung 2 vorhandenen PCM-Signale entsprechen, werden von der digitalen Schalteinrichtung 1a an eine Folge- und Zeitgeber-Steuerschaltung 1O in dem Empfänger 1b über eine

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_ ₁₅ _ ... .300-57AO

Taktsignalleitung 3 weitergegeben. Eine Registerschreib-Sammelleitung (Bus) 4 verbindet die digitale Schalteinrichtung la mit den Eingangspufferregistern 30 und mit der Folge- und Zeitgebersteuerung 10. Die Registerschreib-Sammelleitung 4 überträgt Signale von einer Steuerung (controller) in der digitalen Schalteinrichtung 1a, damit ausgewählte PCM-Impulszüge aus den 32 Kanälen in ausgewählten Eingangspufferregistern 30 registriert werden. Die Folge- und Zeitgebersteuerung 10 erzeugt Lesesignale und gibt sie an eine Registerlese-Sammelleitung 27a ab, wodurch die seriell in den Pufferregistern 30 gespeicherten PCM-Impulszüge selektiv in paralleler Form über leitungen 30b an ein Digitalfilter 30a übertragen werden. Nachdem der Inhalt eines Pufferregisters 30 an das Digitalfilter 30a übertragen wurde, wird ein Signal an einer zugehörigen Leitung einer Registerlösch-Sammelleitung 28a durch die Folge- und Zeitgebersteuerung 10 erzeugt und löscht das Pufferregister. Das Digitalfilter 30a ergibt Ausgangssignale, die die empfangene Signalstärke jedes ausgewählten Kanalimpulszuges darstellen und erzeugt außerdem Signale, die Filterfunktionskomponenten entsprechend 6 Multxfrequenztonsignalbändern darstellen. Diese Ausgangssignale erscheinen in seriell/paralleler Form an den Leitungen 43, 44a und 45a, die mit "Zeichen" "gerade" bzw. "ungerade" bezeichnet sind. Diese Leitungen tragen die Ausgangssignale des Digitalfiltersystems an eine Signalisierungs-Übersetzerschaltung 50. Sowohl das Digitalfiltersystem 30a als auch die Signalisierungs-Übersetzerschaltung 50 werden durch Signale gesteuert und zeitlich abgestimmt, die in der Folge- und Zeitgeberschaltung 10 erzeugt werden. Die Steuer- und die :Zeitgebersignale werden über eine Steuerungssammelleitung 20 bzw. über eine Zeitgebersignal-Sammelleitung 29 übermittelt, welche von der Folge- und Zeitgebersteuerung 10 zu dem Digitalfilter 20a und zu der Signalisierungs-Übersetzerschaltung führen. Die Signalisierungs-Übersetzerschaltung 50 empfängt periodisch die Ausgangssignale des Digitalfilters 30a und erzeugt binäre Signalkode, die mit der Betriebsweise der Steuerung (controller) in der Schalteinrichtung 1a kompatibel sind und den Signalisierungszustand jedes der ausgewählten 4 aus den 32 Kanälen darstellen.

Jeder binäre Signalkode enthält Information in einer Form, wie sie beispielsweise in Tafel A dargestellt ist.

030036/0657 _{BAD or},qinAL

Tabelle A

Funktion	Signal	Status	Fehler	Status	Ziffern/Fehlerkode	Bit 2	Bit 1 I	Bit (
Gültiges Signal	Bit 7	Bit 6	Bit 5	Bit 4	Bit 3	X	X	X
Pause	1	Y	O	Y	X	O	O	O
Spektral- Fehler	O	O	O	O	O	Z	Z	Z
Zeit- Fehler	1	Y	1	Y	O	X	X	X
1	Y	1	Y	X

In der Tafel bezeichnet XXXX den 4-Bit-Kode einer Ziffer, ZZZ bezeichnet den 3-Bit-Kode eines Spektralkodes und YY bezeichnet ein 2-Bit-Kode für den ,Signalleistungs-Bereich.

Die digitale Scharteinrichtung 1a adressiert die Signalisierungs-ÖbersetzungsschaltungSO über eine Auswahl-Sammelleitung 82, die die beiden Schaltungen miteinander verbindet, um anzuzeigen, daß eine Signalisierungsinformation erforderlich ist und gleichzeitig,von welchem der 4 Kanälen sie abgegeben werden soll. Die Signalisierungsübersetzungsschaltung 50 reagiert auf die über die Auswahl-Sammelleittmg 82 empfangene Adresse durch Aussenden eines mit der Darstellungsform in Tafel A übereinstimmenden Binärkodes über eine Ausgabe-Datenleitung 83 an die digitale Schalteinrichtung 1a, wobei dieser Binärkode den Zustand oder Status des ausgewählten Signals bezeichnet.

Nach Fig. 2 enthält die Folge- und Zeitgebersteuerung 10b einen Zähler 11 mit einem Takteingang CK, der mit der Taktsignalleitung 3 (Fig. 1) verbunden ist. Der Zähler 11 besitzt weiterhin einen Ladeeingang LD und Ausgänge QO bis Q8 sowie einen Ausgang Q14. An den Ladeeingang LD wird über die

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Leitung 19 ein mit dem Rahmentakt der Digitalschalteinrichtung 1a synchronisiertes Signal angelegt, um den Zählbeginn des Zählers 11 zu synchronisieren. Die Ausgänge QO bis Q8 umfassen die Anfänge der Leitungen O bis 8 in der Steuersammelleitung 20. Der Ausgang Q14 ist mit einem Eingang D1 eines 2-Bit-Registers 12 verbunden. Der Zähler 11 kann aus handelsüblichen Bauteilen aufgebaut, werden und besteht aus einem 1 : 10 Untersetzer gefolgt von 3 .1:16-Untersetzern. Bei einer solchen Anordnung ist nur der Laaeeingang LD der 1 :10 Untersetzerschaltung aktiv mit der Leitung 19 verbunden, so daß dann, wenn ein Ladesignal erfaßt ist, nur die 1 : 10 Untersetzerschaltung auf Null gestellt wird. Das 2-Bit-Register 12 kann aus zwei D-Flip-Flops bestehen, die in der in Fig. 2 dargestellten Weise verschaltet sind. Die Ausgänge Q1 und Q2* der Registerschaltung 12 sind mit einem UND-Glied 13 verbunden, von dessen Ausgang eine Rückstellleitung 13a abgeht. Das Register 12 erzeugt in Verbindung mit dem UND-Glied 13 ein Rückstellsignal nach jeweils 8 ms an -der Rückstelleitung 13a in Abhängigkeit von Signalen, die von den Ausgängen Q5 und Q14 des Zählers 11 erhalten werden. Die Leitungen 7 und 8 in der Steuersammeileitung 20 sind mit Eingängen AO bzw. A1 von Dekodern 27 und 28 verbunden. Die beiden Dekoder 27 und 28 besitzen Ausgänge QO bis Q3. Die Ausgänge des Dekoders 27 bilden den Beginn von Leitungen 0 bis 3 der Leseregistersammelleitung 27a, während die Ausgänge des Dekoders 28 den Beginn der Leitungen 0 bis 3 der LöschregisterSammelleitung 28a bilden. Die Verbindung dieser beiden Leitungen und der Steuersammelleitung 20 werden später mit bezug auf Fig. 3 und Fig. 4 näher erläutert.

Univibratoren bzw. monostabile Vibratorschaltungen 91 bis sind so angebracht, daß jeweils ein Eingang einer Schaltung mit jeweils einer der Leitungen 0 bis 3 der Schreibregister-Sammelleitung 4 verbunden ist. Die Ausgänge der monostabilen Multivibratorschaltungen 91 bis 94 sind jeweils mit einem

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Eingang eines ODER-Gliedes 95 verbunden, dessen Ausgang wieder mit einer Synchronisierleitung 9 6 verbunden ist.

Die restlichen Teile der Folge-: und Zeitgeberschaltung in Fig. 2 befassen sich mit der Erzeugung von Zeitgebersignalen an Leitungen, die unter der allgemeinen Bezeichnung--. Zeitgeber-Signalleitungen 29 in Fig. 1 zusammengefaßt sind. Ein Festwert- oder Auslesespeicher ROM 14 besitzt Adresseingänge AO bis A6, die jeweils mit einer der Leitungen O bis 6 der Steuersammelleitung 20 verbunden sind, während ein Adresseingang A7 mit der Rückstelleitung 13a verbunden ist. Der ROM 14 besitzt weiter Datenausgänge DO bis D7, wobei der Datenausgang DO den Beginn einer Leitung 9 der Steuersammelleitung 20 bildet. Ein 8-Bit-Register 15 ist mit seinen Eingängen DO und D6 mit den Ausgängen D1 bzw. " D3 des ROM 14 verbunden. Die Eingänge D1, D2, D3 und D7 des Registers 15 sind jeweils mit den Ausgängen QO, Q1, Q2 bzw. Q6 des Registers 15 verbunden. Der Ausgang Q1 bildet gleichzeitig den Beginn einer Ladeleitung 21 und der Ausgang 6 den Beginn einer Lade-Registertakt-Leitung 24. Die Ausgänge QO und Q1 des Registers 15 sind mit den p Eingängen eines NOR-Gliedes 37 verbunden, dessen Ausgang wieder den Beginn einer Stopleitung 37a bildet. Der .Ausgang Q3 des Registers 15 bildet den Anfang einer Löschleitung 22 _| für ein Ansammelregister. Ein Ausgang Q7 des Registers ist mit einem Eingang eines ODER-Gliedes 17 verbunden, dessen anderer Eingang Taktsignale über die Leitung 3 rempfängt. Der Ausgang des ODER-Gliedes 17 ist mit einem Freigabe-(enable)Eingang EN der Dekoderschaltung 28 verbunden. Es ist ferner ein 8-Bit-Register 16 vorgesehen, dessen Eingänge D1 und D2 mit dem Ausgang D5 bzw. D6 des ROM 14 verbunden sind. Die Eingänge D6 und D7 des Registers 16 sind mit der Synchronisationsleitung 96 bzw. mit dem ■ Ausgang Q6 des gleichen Registers verbunden. Ein Ausgang Q1 ' des Registers 16 bildet den Beginn der Laderegisterleitung

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Der Ausgang Q2 des Registers 16 ist mit dem Eingang D4 des gleichen Registers verbunden, während der entsprechende Ausgang Q4 mit dem Eingang D5 verbunden ist. Der Ausgang Q2 bildet gleichzeitig den Anfang einer Integrator-Ausgangsregisterleitung 25 und der Ausgang Q5 des Registers 16 bildet den Beginn einer Direktzugangsleitung 26 für ein RAM. Der Ausgang Q6 ist gleichfalls mit einem Eingang eines ODER-Gliedes 19 verbunden und der Ausgang Q7 des Registers 16 ist ebenfalls über einen Inverter 18 mit einem weiteren Eingang des ODER-Gliedes 19 verbunden. Der Ausgang des ODER-Gliedes 19 ist über die Leitung 19a mit dem Ladeeingang LD des Zählers 11 verbunden.

Der Betrieb oder die Wirkungsweise der Folge- und Zeitgebersteuerung 1b wird nun mit bezug auf Fig. 2 und auf die Zeitablaufdarstellung in Fig. 5 beschrieben. Alle Zeitskalen und Wellenzüge in Fig. 5 sind in Zeitbezug dargestellt. An der oberen Kante der Fig. 5 sind 64 Rahmen von TDM-Kanälen gezeigt, die einen Abschnitt von etwa 8 ms einnehmen. Die Zeitskala ist dann gedehnt, so daß ein Rückstell-Wellenzug an der Leitung 13a dargestellt ist, der mit dem 64. Rahmen zusammenfällt. Daraufhin ist ein einzelner Rahmen dargestellt, der etwa 125 ßis dauert und 32 Kanäle O bis 31 umfaßt. Daraufhin ist die Zeitskala wieder gedehnt und zeigt die Kanäle von PCM-Bytefe,die jeweils 10 Bitlängen O bis 9 aufweisen. Jede Bitlänge währt etwa 390 ns und entspricht dem Zeitablauf der Taktsignale an der Taktsignalleitung 3. Die übrigen Wellen- oder Impulszüge in Fig. 2 sind nun in Bezug auf die zweite Dehnung des Zeitmaßstabes und die PCM-Bit-Zeitlängen dargestellt, wobei die kürzeste Zeitdarstellung eine halbe Bitlänge ist. Diese Impulszüge sind so bezeichnet, daß ihr Auftreten und die Fundstelle in den weiteren Figuren ersichtlich ist.

Der Zähler 11 in Fig. 2 zählt Taktsignale, die an Leitung 3 erscheinen, und es ergibt sich eine Binärzahlen .-Folge, die

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auf den Leitungen O bis 8 der Steuersammelleitung 20 erscheint. In einem Ausführungsbeispiel besitzen die Taktsignale an der Leitung 3 eine Impulswiederholfrequenz von 2,56 MHz. Der Zähler 11 wird mit den PCM-Kanälen durch ein Rückstellsignal zeitlich abgestimmt, das an der Leitung 19a erscheint und den 1 : 10-Abschnitt des Zählers 11 vollständig mit Nullen füllt. Das Rückstellsignal tritt in Abhängigkeit von einem "Schreib"-Signal auf, das auf einer Leitung aus der Registerschreib-Sammelleitung 4 erscheint. Der zugehörige Univibrator (einer von den monostabilen MuI ti vibratoren 91 bis 9.4) reagiert auf das Schreibsignal, beaufschlagt den Eingang D6 des Registers 16 über das ODER-Glied 95 und Synchronisationsleitung 96; dadurch wird der entsprechende Ausgang Q6 gleicherweise beaufschlagt und das Rückstellsignal erscheint über das ODER-Glied 19 an ^! der Leitung 19a. Die Beaufschlagung des Ausgangs Q6 beaufschlagt gleichzeitig den Eingang D7 und den Ausgang Ql und dadurch wird das Rückstellsignal über den Inverter 18 ! und "das ODER-Glied 19 beendet. Die Rückstellsignale besitzen \ eine Impulsbreite von etwa 125 iis und eine Umlauf dauer von etwa 8 ms; sie erscheinen auf der Rückste1leitung 13a. Die Rückstellsignale an. der Rückstelleitung 13a ergeben sich aus den Taktsignalen der Leitung 3 durch Untersetzen im Verhältnis 1 : 10 χ 2 und Einspeichern in das Register 12, dessen Ausgänge durch das UND-Glied 13 summiert werden. Der ROM 14 wird durch den Zähler 11 adressiert und enthält die zum Betreiben der Register 15 und 16 mit den zugeordneten Logikgliedern erforderliche Logik, so daß die in der Zeit- _; ablaufdarstellung in Fig.5 gezeigten Zeitgebersignale erzeugt werden.

In Fig. 3 ist zu sehen, daß die Eingangs-Pufferregister (siehe Fig. 1) als 8-Bit-Seriell,/Parallel-Register 31 bis vorgesehen sind. Jedes Register 31 bis 34 besitzt 3 Steuereingänge, nämlich einen jeweils mit einer Leitung aus der

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Registerschreib-sammelleitung 4 verbundenen Freigabe-(enable) Eingang EN, einen mit jeweils einer Leitung der Registerlese-Sammelleitung 27a verbundenen Auswahleingang SEL und einen Löscheingang CL, der jeweils mit einer Leitung der Registerlösch-ßammelleitung 28a verbunden ist. Jedes Register 31-34 enthält einen seriellen Eingang SI, der mit der seriellen PCM-Signalstammleitungsverbindung 2 verbunden ist und einen 8-fach-Parallelausgang PO, der mit den Leitungen O bis 7 der Parallel-PCM-Ausgangssammelleitung 30b verbunden ist.

Beim Betrieb werden Schreibsignale über die Registerschreib-Sammelleitung 4 von der digitalen Schalteinrichtung 1a aufgenommen. Ein an einer Leitung der Registerschreib-Sammelleitung 4 erscheinendes Schreibsignal bewirkt, daß das zu geordnete Eingangs-Pufferregister 31 bis 34 seriell einen PCM-Impulszug von der Stammleitung 2 aufnimmt. In den folgenden 8 ms wird durch den Dekoder 27 ein Lesesignal erzeugt und erscheint an der entsprechenden Leitung der Sammelleitung 27a; Dadurch wird 'der Inhalt des Eingangs-Pufferregisters über die parallelen Ausgänge PO in die Sammelleitung 3Ob geschoben. Unmittelbar darauf erscheint ein Löschsignal an der entsprechenden Leitung der Registerlösch-Sammelleitung 28a, so daß das Register wieder auf Null gelöscht wird, d.h. es werden alle Registerplätze auf Null gestellt. Falls während einer bestimmten Zeit kein Folgeschreibsignal an das Eingang-Pufferregister gerichtet wird, wird durch das Löschen des Registers verhindert, daß die darauffolgende Schaltung wiederholte Falschanzeigen von PCM-Impulszügen erhält.

Im Digitalfilter ist ein 8-Bit-Pufferregister 35 zwischen der parallelen PCM-Sammelleitung 30b und einem Mnear/Quadrat-Festwertspeicher 36 geschaltet. 8 Dateneingänge DO bis D7 des Registers 35 sind mit der Parallel-PCM-Sammelleitung 30b verbunden und ein Takteingang CK ist mit der Laderegister-Taktleitung 24 verbunden. 8 Ausgänge QO bis Q7 des Registers

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sind mit 8 entsprechenden Adresseingängen AO bis A7 des ROM 36 verbunden. Ein Adresseingang A8 des ROM 36 ist mit der Leitung 4 der Steuersammelleitung 20 verbunden. Der Ausgang des ROM 36 ist mit den parallelen Eingängen von "Gerade"- und "Ungerade"-Datenschieberegistern 38 bzw. 39 so verbunden, daß das "Gerade"-Register 38 nur abgegebene Bit mit geradzahliger Wertigkeit und das "üngerade"-Register 39 nur abgegebene Bits mit ungeradzahliger Wertigkeit erhält. Die Ladeleitung 21 ist mit den Ladeeingängen LD der Schieberegister 38 und 39 verbunden. Jedes Schieberegister 38 und 39 enthält weiter einen seriellen Ausgang SO/ der mit einem entsprechenden seriellen Eingang SI des gleichen Registers verbunden ist, sowie einen Halteeingang H, der mit der Stopleitung 37a verbunden ist.

Der ROM 36 wird dazu benutzt, jeden Impulszug des PCM-Signals in seine lineare Darstellung zu dehnen oder zu erweiteren und"eine näherungöweise Angabe der Leistung jedes Impulszuges zu erbringen. Dementsprechend enthält der ROM 36 Lineardarstellungen und entsprechende annähernde linear/quadratische Darstellungen von 256 8-Bit-PCM-Worten, die zur übertragung in der digitalen Schalteinrichtung 1a j benutzt werden. Die PCM-Daten aus den Registern 31 bis 34 werden selektiv über das Register 35 auf die Adresseingänge AO bis A7 des ROM 36 übertragen. Während jedes Aufbringens oder jeder Übertragung eines PCM-Wortes ergibt das am Adresseingäng A8 anliegende Signal eine Adressierung des ROM 36 in seinen annähernd-Linear/Quadrat-Speicherabschnitt und daraufhin in seinen Linearspeicherabschnitt. Die geradzahligen und die ungeradzahligen Bits des annähernd-Quadratwortes und des Linearwortes · die an den Ausgängen des ROM 36 erscheinen, werden jeweils an die parallelen Eingänge der Schieberegister 38 bzw. 39 übertragen; das geschieht unter Beeinflussung durch das Ladesignal an der Regxsterladeleitung 23.

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Ein Filter-ROM 40 enthält Adresseneingänge AO bis A9 und Datenausgänge DO bis D15, die mit einem Akkumulator verbunden sind, der eine 16-Bit-Addierschaltung

41 und ein 16-Bit-Register 42 besitzt. Das 16-Bit-Register

42 enthält einen Löscheingang, der mit der Sammelregister-Löschleitung 22 verbunden ist. Die Adresseingänge AO und A1 des ROM 40 sind mit den seriellen Ausgängen SO der "Gerade"- und "Ungerade"-Register 38 bzw. 39 über jeweilige Leitungen 38a bzw. 39a verbunden. 8-Bit-"Gerade"- und "Ungerade"-Schieberegister 44 bzw. 45 enthalten parallele Eingänge, mit denen sie die geraden Bits 0-12 und dazu Bit bzw. die ungeraden Bits 1-11 und Bit 15 vom Ausgang der Addierschaltung 41 erhalten. Die seriellen Ausgänge SO der "Gerade"- bzw. "Ungerade"-Schieberegister 44 bzw. 45 sind mit Geradzahlleitungen 44a bzw. Üngeradzahlleitungen

45 sowie mit seriellen Eingängen SI von 312 Bit-Datenschieberegistern für gerade und ungerade Daten 46 bzw. 47 verbunden. Jedes Schieberegister 44 und 45 besitzt einen mit"der Ladeleitung 21 verbundenen Ladeeingang LD und je einen seriellen Dateneingang SI, welche gemeinsam mit einem Ausgang AI von der letzten Stufe des "Ungerade"-Schieberegisters 45 verbunden sind. Der Ausgang AI ist gleichzeitig der Beginn der Vorzeichen-Leitung 43. Die seriellen Ausgänge SO der Schieberegister

46 und 47 sind mit den Adresseingängen A2 bzw. A3 des ROM 40 und mit den seriellen Eingängen SI von seriellen 320 Bit-Datenschieberegistern für gerade und ungerade Daten 48 bzw. 49 verbunden. Das Schieberegister 48 besitzt einen seriellen Ausgang SO, der mit dem Adresseingang A4 des ROM 40 verbunden ist, während der serielle Ausgang SO des Schieberegisters 49 mit dem Adresseingang A5 des ROM 40 verbunden ist. Die restlichen Adresseingänge A6 bis A9 des ROM 40 sind mit den Leitungen 4, 5, 6 bzw.9 der Steuersammelleitung 20 verbunden.

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Das Filter-ROM 40 enthält in Speicherplätzen, die durch binäre Adressen zugänglich sind, bestimmte Daten. Das Filter-ROM 40 bewirkt in Verbindung mit der zugeordneten Schaltung, daß das Digital-Filtersystem adressierbar die Charakteristiken von sechs Schmalbandfiltern und einem Allpassfilter annimmt, über welche das annähernd-Linear/ Quadrat-Ausgangssignal vom ROM 36 durch das Digitalfilter übertragen wird. Jedes Durchlaßband eines Schmalbandfilters entspricht einer der sechs MF-Signalisierungsfrequenzen. Die Verwendung der Allpassfiltereigenschaft ergibt vorteilhafterweise eine Durchleitmöglichkeit für das annähernd-Linear/Quadrat-Ausgangssignal vom ROM 36 durch das Digitalfiltersystem. Dieses Ausgangssignal könnte auch direkt zur Signalisierungs-Übersetzerschaltung in Fig. 4 geleitet werden, jedoch würde dies mindestens eine zusätzliche Pufferschaltung und zugehörige Zeitgeberleitungen erfordern.

Im Betrieb werden der annähernd-Linear/Quadratwert und daraufhin der lineare Wert eines PCM-Impulszuges sequentiell in den "Gerade-" und "Ungerade-"Registern 38 bzw. 3 9 registriert. Die Register 38 und 39 schieben die registrierten Bits seriell über die Leitung 38a und 39a an die Adresseingänge AO und A1 des Filter-ROM 40. Die Daten werden gleichfalls durch die Register 38 und 39 über die jeweiligen seriellen Eingänge SI zum Umlaufen gebracht. Damit sind bei jedem Auftreten einer Adresse an der Steuersammelleitung 20 die Daten-Bits aus dem ROM 36 seriell paarweise dem Filter-ROM 40 angeboten und sie schreiten dabei vom Bit mit geringster Wertigkeit bis zum Bit höchster Wertigkeit voran. Da das Bit mit geringster Wertigkeit der Adresse an der Steuerleitung mit 1/10 der Rate der Systemtaktsignale an der Leitung 3 auftritt, wird das Wiederumwälzen der Schieberegister 38 und 39 für die Länge von 2 von jeweils 10 Taktsignalen durch ein Stopsignal an der Stopleitung 37a

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angehalten. Jeder Linearwert wird durch die Register und 39 dem ROM 40 siebenmal in der beschriebenen Weise präsentiert, wobei jedesmal eine unterschiedliche der 7 Filterfunktionsadressen von der Steuersammelleitung vorhanden ist. Jedesmal, wenn ein Annäherungsquadratwert in die Register 38 und 39 geladen wird, wird er einmal bei Anwesenheit der Allpassfilterfunktionsadresse präsentiert.

Der Filter-ROM 40 erzeugt an den Ausgängen DQ bis D15 bei jedem Auftreten des Taktsignales Auslesesignale. Diese Auslesesignale werden während des Ablaufes von 8 Taktsignalzyklen durch die Addierschaltung 41 und das Register akkumuliert und gesammelt.. Da der Raum im Sammler-oder Akkumulatorregister begrenzt ist, ist die Verbindung zwischen dem Ausgang des Registers 42 und dem Eingang der Addierschaltung 41 so ausgelegt, daß bei jeder Addition die registrierten Daten um zwei Stellen in Richtung kleinerer Wertigkeit verschoben und die 2 Bit mit geringster Wertigkeit entfernt werden. Die Adresse, die an der Steuersammelleitung 20 erscheint, enthält ein Signal in der 9. Leitung, das dann auftritt, wenn an den Eingängen AO bis A5 des Filter-ROM 40 die 8. oder letzte Serie erscheint. Dadurch wird an den Ausgängen DO bis D15 des Filter-ROM ein Zweierkomplement-Auslesewert erzeugt, der einen Subraktionsschritt in dem Sammler oder Akkumulator ergibt. Nach dem Ende jeder Sammlung oder Akkumulation sind die Schieberegister 44 und 45 mit dem gesammelten oder akkumulierten Ergebnis geladen, das in Form eines Zweierkomplement-Binärsignals vorliegt. Die "verdrahteten" Daten im Filter-ROM 40 und die so ausgelegte Schaltung erzeugt ein Ausgangssignal, das eine Darstellung von 1/4 der gefilterten Amplitude bzw. des Leistungswertes ergibt. Da die Daten in Zweierkomplement-Binärform vorliegen, werden sie mit 4 multipliziert, um den erforderlichen Filterfunktionswert zu erzeugen, indem das Zeichenbit 15 des angesammelten Wertes in die erste Stufe

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des Schieberegisters 44 und 45 .geladen wird. Das Zeichen-Bit 15 wird auch als letzte Stufe des Schieberegisters 45 geladen, wobei die Bits 13 und 14 von der Additionsschaltung 41 fallengelassen werden. Das Akkumulatorregister oder Sammelregister 42 wird dann durch ein Signal an der Akkumulator-Register löschleitung 22 auf Null gestellt. Gleichlaufend mit der Ausgabe der Inhalte von den Schieberegistern 38 und 39 werden Datenbits von den Registern 44 und 45 an den seriellen Eingängen SI der Schieberegister 46 bzw. 47 empfangen. Inzwischen wird über die Zeichenleitung 43 kontinuierlich das Zeichenbit 15 in die seriellen Eingänge SI der Register 44 und 45 geladen.

Die 312-Bit-Schieberegister 46 und 47 werden kontinuierlich mit der Systemtaktrate so betrieben, daß sie die Datenbits die an den Leitungen 44a und 45a vorhanden sind, registrieren. Im Ablauf von 10 Taktperioden sind die ersten acht registrierten Bits Daten, während die letzten zwei registrierten Bits nicht zu beachten sind. ¹Es ist darauf hinzuweisen, daß die Steuersamme1leitung zehn Adressen pro Durchgang oder pro Datenabschnitt führt. Deshalb ist die kombinierte Länge der Schiebe—<-- register 44 und 46 sowie 45 und 47 so groß, daß das Ergebnis der vorangehend gefilterten Datenmenge von einem bestimmten Kanal mit der nun vorhandenen Datehmenge des bestimmten Kanals synchronisiert ist. Gleicherweise ergibt der Ausgang der 32O-Bit-"Schieberegister 48 und 49 synchron die vorvoran- .· gehend gefilterten Datenmengen des bestimmten Kanals. Die Adressierung des Filter ROM 40 ergibt in Kombination mit dem Dateninhalt dieses ROM 40 die erforderliche Filterwirkung für sechs Frequenzen und Leistung. Da die acht Adressen an der Steuersammelleitung in dieser Ausführung nicht wirksam verwendet wird, werden die durch Verbindung enthaltenen Daten im Filter ROM 40, die dieser Filterfunktion entsprechen, alle auf O ausgelegt.

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Wie Fig. 4 zeigt, werden die binären Signale der "Gerade-" Leitung 44a und der Zeichenleitung 43 Bit um Bit über ein "EXKLUSIV ODER-"Glied 52 aufgenommen.Gleicherweise werden die Binärsignale der "Ungerade-"Leitung 45a und ebenfalls der Zeichenleitung 43 Bit um Bit über ein weiteres "EXKLUSIV ODER"-Glied 53 aufgenommen. Die Ausgangssignale der beiden EXKLUSIVE ODER-Glieder 52 und 53 werden den Eingängen A1 und A2 einer 2-Bit-Addierschaltung 51 zugeführt. Die Rückstelleitung 13a ist über einen Inverter 57 mit je einem Eingang der UND-Glieder 54 sowie 55 und mit dem Löscheingang CL eines Flip-Flop 56 verbunden. Der Ausgang des Flip-Flop 56 ist mit einem Träger- oder Übertrag-Eingang C des Addierkreises 51 verbunden. Die Ausgänge der UND-Glieder und 55 sind jeweils mit Eingängen B1 bzw. B2 der Addierschaltung 51 verbunden. Die Ausgänge S1 und S2 der Addierschaltung 51 sind mit seriellen Eingängen SI eines 320-Bit-"Gerade" und eines ebensolchen-^'Ungerade"-Schieberegisters 60 bzw. 61 verbunden. Die seriellen Ausgänge SO der Schieberegister 60 und 6T sind mit seriellen Eingängen SI je eines 4-Blt-Schieberegisters 64 bzw. 65 verbunden sowie mit den anderen Eingängen der UND-Glieder 54 bzw. 55. Die parallelen Ausgänge der Schieberegister 64 und 65 sind mit den Eingängen eines 8-Bit-Pufferregisters 66 verbunden, dessen Eingänge wiederum mit einer Datensammelleitung 81 in Verbindung stehen. Das Schieberegister 66 besitzt dazu noch einen Takteingang CK, der mit der Leitung "Integrator-Ausgangsregister" 25 verbunden ist sowie einen Freigabeeingang EN, der mit der Ruckstelleitung 13a verbunden ist.

Ein Prozessor 70, ein ROM 71 und ein Datenspeicher mit freiem Zugriff RAM 72 sind mit der Datensammelleitung 81 und einer Adreßsammelleitung 80 verbunden. Der Eingang des Prozessors 70 ist mit der Rückstelleitung 13a verburiden und ein Ausgang "Schreiben RAM" ist mit einem Eingang eines ODER-Gliedes 77 verbunden. Der Ausgang des ODER-Gliedes 77 ist mit dem Eingang "Freigabe. Schreiben " des RAM 72 verbunden.

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"²⁹" 30057A0

Eine Gruppe adressierbarer Ausgaberegister 85 liegt zwischen der DatenSammelleitung 81 und der Datenausgabesammelleitung 83. Die Eingänge eines Dekoders 73 sind mit den die fünf Bit mit größter Mächtigkeit führenden Drähten 11 bis 15 der Adreßsammelleitung 80 verbunden, während ein Ausgang über eine ROM-Auswahlleitung 74 mit dem ROM 71 verbunden ist, ein weiterer Ausgang über eine RAM-Auswahlleitung 75 mit dem RAM 72 und ein weiterer Ausgang mit dem "Freigabe Schreiben"-Eingang WE der Rister 85 verbunden ist. Die.Schreibadresseingänge W1 und W2 der Register 85 sind mit zwei Leitungen der Adreßsammelleitung 80 verbunden. Die Register 85 besitzen weiterhin Leseadresse-Eingänge R1 und R2 und einen "Lesefreigabe "-Eingang RE; alle diese Eingänge sind mit der Auswahlsammelleitung 85 verburiden. Zwischen der Steuersammelleitung 20 und der Adreßsammelleitung 80 ist ein Register 67 für die Direktzugangsadressen des Speichers geschaltet. Das Register 67 enthält einen Takteingang CK, der mit der Leitung 25 verbunden ist und einen Freigabeeingang EN, der mit einem Rückstell-Quittierungsausgang 70a des Prozessors 70 verbunden ist.

Im Betrieb werden die Ausgangssignale des digitalen Filters 30a der Signalisierungs-Übersetzerschaltung 50 über die "Gerade-"Leitung 44a und die "ungerade"-Leitung 45a zugeleitet und zwar jeweils gleichzeitig 2 Datenbits, wobei das Zeichenbit kontinuierlich an der Zeichenleitung 43 während des Ablaufes von 10 Taktzyklen vorhanden ist. Die geraden und ungeraden Datenbits werden durch die EXKLUSIV ODER-Glieder 52 bzw. 53 mit dem Zeichenbit verarbeitet und dann an die Eingänge A1 und A2 der Additionsschaltung 51 weitergegeben. Die Additionsschaltung 51, die Logikglieder 54 und 55, das Flip-Flop 56 und die Register 60 und 61 führen zusammen während einer Zeit von 8 ms eine getrennte Integration des Absolutwertes jedes Filterfunktionsausgangen

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für jeden der empfangenen TDM-Kanäle aus. Die Ausgangssignale der Additionsschaltung 51 werden, bevor sie an den Eingängen B1 und B2 wieder erscheinen, durch die 320-Bit-Schieberegister für die geraden und ungeraden Bits 60 bzw. 61 verzögert. Ein Übertragsignal, das am Übertragausgang S3 der Additionsschaltung 51 erscheint, wird um eine Taktlänge durch das Flip-Flop 56 verzögert und dann dem Übertrageingang C der Schaltung 51 zugeführt. Dadurch werden die entsprechenden Filterfunktionsausgänge für entsprechende Kanal-Datenmengen während eines Zeitablaufes von 8 ms synchronisiert und akkumuliert, bestimmt durch das Rückstellsignal der Leitung 13a. Das Rückstellsignal wird während der Dauer eines Rahmenablaufes von 125 jis gehalten. Dadurch werden die UND-Glieder 54 und 55 gesperrt und das Flip-Flop gelöscht, wodurch eine neue Akkumulationszeit eingeleitet wird. Während der Dauer des Rückstellsignals werden die von vorherigen Integrationen stammenden Daten aus den Schieberegistern 60 und 61 über die Schieberegister 67 und 65 ausgeschoben und in Parallelform im Register 66 registriert. Der Prozessor 70.wird durch das Rückstellsignal während der Dauer der 125/us so gesperrt (disabled), daß unter dem Einfluß des Taktsignales über die Leitung 25 die durch das Register 66 aufgenommenen Daten in Parallel-Bytes angeordnet und an die Datenleitung 81 abgegeben werden. Gleichzeitig überträgt das Register 67 die an der Steuersammelleitung 20 vorhandenen Daten auf die Adreßsammelleitung 80. Dadurch wird auf ein Signal an der Leitung 26 "Direktzugang RAM" der RAM 72 dazu veranlaßt, alle in der eben abgelaufenen Integrationsperiode akkumulierten Daten aufzuzeichnen, wobei die Adreßplätze durch die Signale an der Steuersammelleitung bestimmt sind und in einem Adreßbereich liegen, der durch die permanenten Signaleingangsverbindungen 67a an dem Pufferregister 67 bestimmt wird. Nach Ablauf der 125ius - Haltezeit des Rückstellsignals ist die gesamte Signalisierungsinformation in den RAM 72 eingeladen. . .

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Der Prozessor 70 nimmt dann seinen Betrieb mit der zugeordneten Schaltung wieder auf, um die Signalisierung in Kode zu übersetzen, die mit der Digitalschalteinrichtung kompatibel sind, wie es beispielsweise in Tafel A dargestellt ist.

Um diese Funktion zu ermöglichen, wird der Prozessor 70 bei seinem Betrieb so gelenkt, daß er die Funktionen nach dem Flußdiagramm (Fig. 6) ausführt; das geschieht durch eine entsprechende Abfolge von Instruktionkodes, die in Form einer adressierbaren Logik im ROM 71 enthalten sind. Es ist nicht beabsichtigt, den genauen Betriebsablauf des Prozessors hier aufzuzeigen, da es innerhalb des Erfahrungsbereiches eines Fachmannes für die Anwendung von elektronischen Prozessoren liegt, eine geeignete Instruktionskodesequenz anzugeben, die für die im Flußdiagramm Fig.6 und Tafel A dargestellten Funktionen zutrifft. Dabei muß in Betracht gezogen werden, daß jeder Prozessor in Bezug auf seinen Funktionsbereich und seine Betriebsgeschwindigkeit beschränkt ist. Es kann selbsverständlich nur ein Prozessor ausgewählt werden, der in Kombination mit diner besonderen Reihe von Instruktionskoden ausreichend schnell die Verarbeitung der Ergebnisse jeder Filterfunktion innerhalb des Zeitabschnittes zwischen anliegendem Rückstellsignal ausführen kann. In dem Ausführungsbeispiel wurde der gut bekannte Mikroprozessor Typ 8085 mit einer Zykluszeit von 1,3 ps betrieben und ar- ·- beitete zufriedenstellend mit Logikinstruktionen zum Ausführen der Funktionen des Flußdiagramms Fig. 6.

Bei der Übersetzung von Signalisierungen kann die zum Verarbeiten verfügbare Echtzeit dadurch verbessert werden, daß nur soeben eingeleitete MF-Signalisierung einem rigorosen Gültigkeitstest unterworfen wird, während weiterlaufende MF-Signalisierung nur einem Kontinuitätstest unterworfen wird, der weniger Verarbeitungszeit als der Gültigkeitstest .-■-. benötigt. Dieses Verfahren ist besonders nützlich bei einem

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Signalisierungsempfanger, der zum Empfang von Schleifensignalisierungen ausgelegt ist, da das Handtasten der Signalisierungen sich oftmals über einen Zeitabschnitt erstreckt, der größer als unbedingt erforderlich ist. Dementsprechend können die Ausgangssignale einer Vielzahl von Digitalfiltern, die auf die Schleifensignalisierungsform angepaßt sind, durch einen einzigen Prozessor übersetzt werden.

Diese beiden Betriebsarten sind in dem Flußdiagramm Fig. dargestellt, in dem zwei Alternativrouten oder -ablaufe zur Verarbeitung der augenblicklichen Ergebnisse irgendeines Zeitabschnittes von 8 ms verfügbar sind. Auf der linken Seite des Flußdiagrammes sind die Funktionen dargestellt, die zur Bestimmung der Gültigkeit der Anfangs-MF-Signalisierung einer Ziffer erforderlich sind. An der rechten Seite des Flußdiagrammes sind die Funktionen dargestellt, die zur Bestimmung anhaltender MF-Signalisierung einer Ziffer erforderlich sind.

Zum Beginn eines 8 ms-Zeitabschnittes beginnt auch der Betrieb der Signalisierungs-übersetzungsschaltung 50. Die drei größten, in dem RAM 72 gespeicherten Filterfunktionsamplituden werden zuerst identifiziert. Wenn zwei der drei identifizierten Signale eine größere als eine vorbestimmte Amplitude besitzen und in vorangehenden zwei 8 ms-Zeitabschnitten eine Signalisierung vorhanden war, wird die signalisierte Ziffer dekodiert. Wenn sich das gleiche Ergebnis ergibt, wie bei der entsprechenden, im vorhergehenden 8 ms-Zeitabschnitt dekodierten Kanalziffer, wird diese in einen zugeordneten Ausgaberegister aus den Ausgaberegistern 85 geladen. Wenn die Ziffer das dritte Auftreten einer unterschiedlichen Ziffer ist, wird sie als Fehler bezeichnet.

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" ³² " 300574G

Wenn am Anfang eines 8 ms-Zeitabschnittes keine zwei Amplituden im RAM 72 sind, die größer als ein vorbestimmter Schwellwert sind und wenn das auch in dem vorhergehenden 8 ms-Zeitabschnitt der Fall war, wird eine Bezeichnung " Pause" in die jeweiligen Ausgangsregister aus dem Register geladen.

Falls zwei Amplituden größer als der Schwellwert sind, jedoch vorher eine Pause vorhanden war, werden die Amplituden einem Gültigkeitstest unterworfen, einschließlich einer Überprüfungsreihe zur Erkennung, ob sie den Anforderungen einer MF-Signalisierung entsprechen. Die Amplituden werden untersucht, ob eine Ungleichheit, typischerweise "Drall" genannt, von mehr als etwa 7db vorliegt. Wenn mehr als 7 db Drall vorliegt, wird das Signal als ungültig bestimmt. Falls der Drall annehmbar ist, wird die kleinste der drei Amplituden mit der Mittelamplitude .auf Drall von mehr als etwas 12 db verglichen. Wenn weniger als 12 db Drall vorhanden ist, wird die-Signalisierung als nicht gültig bestimmt. Wenn der Drall annehmbar groß ist, wird die größte Amplitude mit dem annähernden Leistungswert aus dem Abnahme-Zeitabschnitt vergleichen um zu bestimmen, ob die größte MF-Signalisierungskomponente mindestens etwa 20 db über anderen Signalen liegt, die als Rauschen in dem Abnahmezeitabschnitt betrachtet werden. Wenn nach den beschriebenen Arbeitsgängen zwei Amplituden gefunden werden, die eine gültige Signalisierung darstellen, wird die dadurch dargestellte Ziffer dekodiert. Wenn in dem vorhergehenden 8 ms-Zeitabschnitt eine Pausenkennzeichnung vorlag, wird die dekodierte Ziffer in das zugeordnete Register aus den Registern 85 geladen.

Bei einer Ausführung enthält das Filter-ROM 40 im Digitalfilter 30a eine adressierbare Logik, wie sie in den nachfolgenden Tafeln aufgelistet ist. Die adressierbare Logik ergibt sechs Schmalbandfilterfunktionen und eine Allpass-Filterfunktion. Die sechs Schmalbandfilterfunktionen ergeben

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jeweils ein Durchlaßband, das einer von sechs Tonfrequenzen mit jeweils 700 Hz, 900 Hz, 1100 Hz, 1300 Hz, 1500 Hz oder 1700 Hz entspricht. Es handelt sich dabei um die Standardtonfrequenzen des nordamerikanischen MF-Signalisierungsformates. Die Auflistung in den Tafeln bezieht sich auf ein ROM 40, das durch vier ROM-Elemente mit den Bezeichnungen 0-3 gebildet ist, wobei jedes Element vier der sechzehn Ausgänge des ROM 40 bildet und die jeweiligen Adresseingänge gemeinsam verbunden sind. Die Tafeln sind jeweils in hexadezimaler Notation gegeben, wobei die Bit mit geringer Wertigkeit der Adressen jeweils in der ersten Zeile jeder Tafel vorhanden sind, während die Bits mit größerer Wertigkeit die linke Spalte der Tafeln bilden. Die adressierbare Logik ist dann im Rest der Tafel aufgezeichnet.

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Tafel der adressierbaren Logik für ROM 40-0 ADDR 00 01 02 03 01 05 06 07 08 09 OA OB OC OD OE OF

000:	0	1	2	3	0	1	2	3	0	1	2	3	0	1	2	3
OTO:	0	1	2	3	0	1	2	3	0	1	2	3	0	1	2	3
020:	0	1	2	3	0	1	2	3	0	1	2	3	0	1	2	3
030:	0	1	2	3	0	1	2	3	0	1	2	3	0	1	2	3
040:	0	0	0	0	. 1	1	1	1	3	3	3	3	4	5	5	5
050:	F	F	F	F	0	0	0	0	2	2	2	2	4	4	4	4
060:	E	E	E	E	F	F	F	F	1	1	1	1	3	3	3	3
070:	D	D	D	D	E	E	E	E	0	0	0	0	2	2	2	2
080:	0	0	0	0	1	1	1	1	2	2	3	3	4	4	4	4
090:	F	F	F	F	0	0	0	0	2	2	2	.2	3	3	3	3
OAO:	E	E	E	E	F	F	F	F	1	1	1	1	2	2	2	2
OBO:	D	D	D	D	• E	E	E	E	0	0	• 0	O	1	1	1	1
OCO:	0	0	0	0	1	1	1	1	2	2	2	2	3	3	3	3
ODO:	F	F	F	F	0	0	0	0	1	1	1	1	2	2	2	2
OEO:.	E	E	E	E	F	F	F	F	0	0	0	0	1	1	1	2
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100:	0	0	0	0	1	1	1	1	2	2	2	2	3	3	3	3
110:	F	F	F	F	0	0	0	0	1	1	1	1	2	2	2	2
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140:	0	0	0	0	0	0	0	0	1	1	1	1	2	2	2	2
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170:	D	D	D	D	D	D	E	E	E ·	E	E	E	F	F	F	F
180:	0 "	0	0	0	0	0	0	0	0	0	1	1	1	1	1	1
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IAO:	E	E	E	E	E	E	£	E	F	F	F	F	F	F	F	F
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ICO:	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0
1D0:	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0
1S0:	0	0	0	0	0	0	0	0	0	0	0	O	0	0	0	0
IFO:	0	0	0	0	0	0	0	0	0	0	0	O	0	0	0	0
200:	0	1	E	F	O	1	E	F	0	1	E	F	0	1	E	F
210:	0	1	E	F	0	1	E	F	0	1	E	F	0	1	•Ε	τ·
220:	0	1	- E	F	0	1	E	F	0	1	E	F	0	1	E	F
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290:	Γ	F	E	F	0	• 0	0	0	C	C	C	C	D	D	D	D.

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3BO: 010011 1100FF0000

3CO: 0000000000000000

3DO: 0000 000000000000

3EO: 0 000 00 0000 0 00000

3FO: 0000000000000000

! Tafel der, adressierbaren Logik füt ROM 40-1

ADDH 00 01 02 03 04 05 06 07 08 09 OA OB OC OD OE OF

000: 00000000 00000000

010: 00000000 0 0000000

020: 00000000000 0 00 0 0

030: 0000 0000 00 000000

010: 0001-A BBB 5.56 6 FOO 1

050: 011 IBBCC 5667 0111

060: 1122CCCD6 777 1122

070: 22 3 3CDDE77.882223

080: 0 01 17889 FFOO 6788

090: 0112899A001 17889

OAO: 12 2399AB112 2 899A

OBO: 2334AABB12339AAB

OCO: 00124456899ACDDE

ODO: 0 1235567 9 9A BDEEF

OEO: 1233 5 67 BA ABC EEFO OFO: 23'(146788BBCJ)FFOI

100: 00 12 0-11201220123

110: 0 1231 123 122 3 1233

120: 12, 342234 2 334 2344

030036/065?

30057AO

130:	2	3	4	5	2	3	4	5	3	4	4	5	3	4	5	5
Hl 0:	O	0	1	2	B	C	D	E	7	β	9	λ	3	4	5	6
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160:	0	1	2	3	7	8	9	A	E	F	O	1	5	6	7	8
190:	0	1	2	3	8	9	A	B	F	O	1	2	6	7	6	9
1A0:	1	2	3	4	9	A	B		O	1	2	3	7	β	9	A
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ICO:	O	0	O	O	0	O	O	O	O	O	O	O	O	0	O	0
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210:	O	O	F	F	A	B	9	A	A	B	9	A	5	5	4	4
250:	O	1	F	0	B	B	A	A	B	B	A	B	6	6	5	5
260:	E	E	D	E	9	9	8	8	9	9	8	8	3	4	3	3
270:	F	F	E	E	9	λ	9	9	A	λ	9	9	4	5	3	4
280:	O	O	E	F	7	8	6	7	0	1	F	O	8	β	7	7
290:	O	1	F	0	8	9	7	7	1	2	0	1	9	9	8	8
2AO:	ε	E	D	D	5	6	U	5	E	F	D	E	6	7	5	6
2BO:	F	τ	E	E	6	7	5	6	F	O	E	F	7	B	6	6
2CO:	0	ο	E	F	4	4	2	3	7	8	6	6	B	C	A	B
2DO:	0	1	F	O	5	5	3	4	8	9	7	7	C	D	B	C
2EO:	E	E	C	D	2	3	O	1	5	6	4	5	A	λ	8	9
2FO:	F	F	D	E	3	3	1	2	6	7	5	6	λ	B	9	A
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3BO:	F	O	D	E	6	7	4	5	0	1	E	F	7	8	5	S
3CO:	O	O	O	0	O	O	O	O	O	O	0	O	O	0	O	0
3DO:	O	O	O	O	O	0	0	O	O	O	0	O	O	O	O	0
3EO:	0	0	O	0	Ό	O	0	0	0	0	0	O	0	0	O	0
3F0:	0	0	0	0	0	O	0	O	O	0	0	O	0	O	O	O

030036/0657

. 300574Q

Tafel der adressierbaren Logik für ROM 40-2

ADDR 00 01 02 03 04 05 06 07 08 09 OA OB OC OD OE OF

000:

O

P

O

010:

O

020:

O

030:

O

040:

O

6

C

3

9

O

6

D

3

9

O

6

D

3

A

O

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C

2

9

F

6

C

2

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F

6

C

3

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O

6

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F

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C

2

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F

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C

2

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F

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C

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B

1

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B

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E

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F

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O

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2

B

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D

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B

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6

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B

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A

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C

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O

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O

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F

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D

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3

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030036/0657

30057A0

2AO: 4D2BE7C5F8D6927 0

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3EO: 0000 0000000 00 000

3FO: 0000000000000000

Tafel der adressierbaren Logik.für ROM 40-3 ADDB 00 01 02 03 04 05 06 07 08 09 OA OB OC OD OE OF

000: 0 0 00000000000000

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OUO: 07E5C3A18F6D4B29

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0 3 0036/0657

1 «0: .0 7 F 7 r 6 E 6 E5D5D4C4 150: 2A2A1919 07F7F6E6 160: 4C4C3B3B2A2A 1808

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3F0: 0Ο000ΟΟΟΟΟ0Ο00Ο0

030036/0657

In einer davon unterschiedlichen Ausführung des Tonsignalisierungsempfängers, der zum Empfang von PCM-Schleifensignalisierungstönen ausgelegt ist, muß die adressierbare Logig in dem ROM 40 sieben Filterfunktionen für bestimmte Frequenzen ergeben, die sich von den oben angegebenen Frequenzen unterscheiden und deshalb wird eine entsprechend unterschiedeliche adressierbare Logik vorgesehen.

Es ergibt sich so ein digitaler Signalisierungsempfanger, der impulskodemodulierte (PCM) Tonsignalisierungen in eine Signalform übersetzt, die mit einer Steuerung (controller) in einer zugeordneten Zeitmultiplex (TDM)-Fernsprechschalteinrichtung kompatibel ist. In dem Empfänger werden Steuerungssignale synchron mit dem Betrieb der Schalteinrichtung erzeugt, um den Betrieb eines zeitverschachtelten (time shared) Filters zu leiten. Das Filter führt eine Vielzahl von Filterfunktionen an einer Reihe von PCM-Signalen aus, die von der TDM-Schalteinrichtung empfangen werden und erzeugt daraus Reihen von Filtersignalen,bezogen auf jeweils eine der Filterfunktionen. Ein Übersetzer identifiziert zwei Filtersignale mit größeren Amtplituden, als sie die anderen aufweisen, und dann, wenn folgende drei Bedingungen erfüllt sind:

a) die Signale halten im wesentlichen ununterbrochen während einer vorbestimmten Zeitlänge an,

b) die Signale bleiben in einem vorbestimmten Amplituden-Relativbereich und

c) eines der beiden Signale hat zumindest ein vorbestimmtes Signal/Rauschverhältnis, bezogen auf ein weiteres Filtersignal, das einer Allpass (Gesamtfrequenzdurchlaß)-Filter*- funktion entspricht,

030036/0657

zeigt der übersetzer den Empfang einer Multifrequenzsignalisierung durch Erzeugen der entsprechenden Signale in der erforderlichen Signalform an.

030036/0657

Claims

PATENTANWÄLTE

MANlTZ, FINSTERWALD & QRÄMKOW

NORTHERN TELECOM LIMITED 1600 Dorchester Boulevard West Montreal, Quebec, Canada H3H 1R1

DEUTSCHE PATENTANWÄLTE

DR. GERHART MANITZ ■ DlPL -PHYS.

MANFRED FINSTERWALD DIPL-ING, DIPL -WIRTSCH-ING WERNER GRÄMKOW DlPL -ing DRHELIANEHEYN D)Pl-CHEM

BRITISH CHARTERED PATENT AGENT JAMES G MORGAN B SC (PHYS). D. M s

ZUGELASSENE VERTRETER BEIM EUROPAISCHEN PATENTAMT REPRESENTATIVES BEFORE THE EUROPEAN PATENT OFFICE MANDATAiRES agrees pres LOFFiCE europeen des brevets

München, den 15. Feb. 198Ö

P/3/Ru-N 2212

Digital-Signalisierungsempfänger für PCM-Töne

Patentansprüche:

1. Signalisierungsempfänger zum Empfang impulskodemodulierter (PCM) Tonsignale, dadurch gekennzeichnet ,

Ό30036/06Β⁷

MANlTZ · FINSTERWAL^ - HEYN MORGAN 8000 MÖNCHEN 22 ROBERT-KOCH-STRASSE 1 · TEL (089) 22« 11 ■ TELEX 05-29672 PATMF DIPL-ING W GRÄMKOW 7000 STUTTGART50 (BAD CANNSTATT) SEELBERGSTR 23/25 · TEL. (07 11) 567261

— O —

daß eine Empfängerschaltung (30) zum Empfang von PCM-Signalen aus einem ausgewählten Kanal vorgesehen ist, daß eine Schaltung (10) zur Erzeugung von Steuersignalreihen vorgesehen ist/ wobei jedes Steuersignal der Reihe einer vorbestimmten Filterfunktion im Signalisierungsempfanger entspricht,

daß eine digitale Filterschaltung (3Oa) mit einem Wandlerelement (36) zum Wandeln jedes empfangenen PCM-Signals in ein entsprechendes lineares Binärsignal mit einer Vielzahl von Bits vorgesehen ist, die die Steuersignale und die linearen Binärsignalempfänger, um Vielzahl von Bandpass-Filterfunktionen an dem linearen Binärsignal unter Beeinflussung durch die Steuersignale auszuführen und um Filtersignale entsprechend den Signalamplituden der linearen Binärsignale mit den durch die jeweiligen Bandpass-Filterfunktionen bestimmten Frequenzen entsprechenden Frequenzen zu erzeugen, und daß eine Übersetzerschaltung (50),die die Steuersignale und die Filters'ignale. empfängt, vorgesehen ist, um die Anwesenheit von PCM-Tonsignalisierung zu erfassen und diese Signalisierung in Datensignale eines vorbestimmten Signalkodeformates zu übersetzen.

2. Signalisierungsempfanger nach Anspruch 1, dadurch gekennzeichnet , daß die Übersetzerschaltung (50) folgende Einzelschaltungen und Stufen umfaßt: eine Schaltung (51 - 65) zum Integrieren der Filtersignale über einen vorbestimmten Zeitabschnitt, zum Ableiten eines einem Amplitudenwert entsprechenden integrierten Binärsignales bei einer Reihe der jeweiligen Filterfunktionen, ein temporäres Speicherelement (72) zur zeitweiligen Speicherung der integrierten Binärsignale, ein Speicherelement (71), in dem logische Instruktionen an adressierbaren Speicherplätzen gespeichert sind, und einen Prozessor (70), der zum Lesen der temporarär gespeicherten integrierten Binärsignale und der gespeicherten

Ü30036/0657

Logikinstruktionen geschaltet und entsprechend den gespeicherten Logikinstruktionen zur Identifizierung der zwei größten aus den zeitweilig gespeicherten integrierten Binärsignalen und zum Vergleichen der identifizierten Signale miteinander zur Bestimmung der Unterschiedsgröße (Drall) zwischen diesen betreibbar ist.

3. Signalisierungsempfanger nach Anspruch 2, dadurch gekennzeichnet , daß das Wandlerelement (36) auch die empfangenen PCM-Signale in ein einem annähernden Quadratwert des entsprechenden linearen Bihärsignale entsprechendes Leistungssignal wandelt und daß der Prozessor entsprechend den gespeicherten Logikinstruktionen das Leistungssignal mit einem der identifizierten Signale zur Bestimmung eines Signal/Rausch-Verhältnisses vergleicht, dessen Ausmaß für gültige Multifrequenz-(MF)-Signalisierung annehmbar ist.

4. Signalisierungsempfanger nach Anspruch 1, dadurch gekennzeichnet , daß

das Wandlerelement (36) auch die empfangenen PCM-Signale in binäre Leistungssignale wandelt, die jeweils einem annähernden Quadratwert eines entsprechenden linearen Binärsignals entsprechen und

daß die Übersetzerschaltung (5O)folgende Elemente und Schaltungen umfaßt:

eine Schaltung (51 -65) zur individuellen Integrierung der jeder Filterfunktion entsprechenden Filtersignale und der Leistungssignale über eine vorbestimmte Zeitlänge zum Ableiten eines einer Reihe von jeweils des Filterfunktionen und den binären Leistungssignalen entsprechenden integrierten Binärsignals,

ein temporäres Speicherelement (72) zum zeitweiligen Speichern der integrierten Binärsignale,

0 30036/065 7

-A-

ein Speicherelement (71) mit jeweils an adressierbaren Plätzen gespeicherten Logikinstruktionen, und einen Prozessor (70), der zum Lesen der zeitweilig gespeicherten Signale und der gespeicherten Logikinstruktionen geschaltet und entsprechend den gespeicherten Logikinstruktionen zur Identifizierung der größten drei gespeicherten integrierten Signale, zum Vergleichen der größten zwei der identifizierten Signale zur Bestimmung eines zur gültigen Signalisierung annehmbar kleinen Drallmaßes, zum Vergleich des zweitgrößten identifizierten mit dem kleineren identifizierten Signal zur Bestimmung eines für eine gültige Signalisierung annehmbar großen Unterschiedes und zum Vergleichen eines der größten identifizierten Signale mit dem Leistungsbinärsignal zur Bestimmung eines für gültige Signalisierung annehmbar großen Signal/Rauschverhältnisses betreibbar ist.

5. Signalisierungs'empf anger nach Anspruch 1, dadurch gekennzeichnet , daß die digitale Filterschaltung folgende Schaltungen und Elemente enthält: ein Speicherelement (40), in dem aus Datenbits gebildete Bytes an über Adressen zugänglichen Plätzen gespeichert sind, mit Adressanschlüssen (A) und Datenanschlüssen (D), wobei eine Vielzahl der Adressanschlüsse so geschaltet sind, daß sie einen Anteil von jedem Steuersignal empfangen und das Speicherelement jeweils in Reaktion auf den Signalzustand der Adressanschlüsse ein ausgewähltes Byte an den Datenanschlüssen präsentiert, eine mit den Datenanschlüssen verbundene Akkumulatorschaltung (41/ 42) zur Akkumulierung der Datenbytes während eines vorbestimmten Zeitabschnittes zur Erzeugung eines der Amplitudensignale,

eine zum Empfang der Bits der linearen Binärsignale vom Wandlerelement und zum Empfang der Amplitudensignale angeschlossene Eingangsschaltung (38, 39, 46, 47, 48, 49 ),

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wobei die Eingangseinrichtung synchron die Adressanschlüsse mit dem augenblicklichen linearen Binärsignal, mit dem entsprechenden vorangehenden Amplitudensignal und mit dem entsprechenden vorvorangehenden Amplitudensignal versorgt, wobei jedes dieser Signale in einer seriellen/ parallelen Bitform angelegt wird.

6. Signalisierungsempfanger nach Anspruch 1, dadurch gekennzeichnet , daß die digitale Filterungsschaltung folgende Schaltungen und Elemente enthält: ein Speicherelement (40) mit an adressierbar zugänglichen Plätzen gespeicherten Bytes aus Datenbits, mit Datenanschlüssen (D) und Vielzahlen von ersten (AO, A1), zweiten (A2, A3), dritten (A4, A5) und Steuerungs-(A6-A9) Adressanschlüssen, wobei die Steuerungsadressanschlüsse zum Empfang der Steuerungssignale angeschlossen sind und die Datenbits so ausgelegt sind, daß sie die Filterfunktionen nach Auswahl durch die Steuerungssignale ermöglichen und wobei die Speichereinrichtung ein ausgewähltes Byte aus Datenbits an den Datenanschlüssen in Abhängigkeit von den Signalzuständen der Adressanschlüsse präsentiert, erste, zwischen dem Wandlerelernent und den ersten Adressanschlüssen verbundene Eingangschaltungen (38, 39) zum sequentiellen Anlegen der Bits jedes linearen Binärsignales in parallelen Gruppierungen von mindestens zwei Bits an die ersten Adressanschlüsse bei jedem Auftreten eines der Steuerungssignale,

eine mit den Datenanschlüssen zum Akkumulieren der Bytes während der Dauer jedes individuellen Steuerungssignales angeschlossene Akkumulatorsehaltung (41, 42) zur Erzeugung einer entsprechenden Amplitudensignals, zwischen der Akkumulatorschaltung und der Übersetzerschaltung angeschlossene Ausgangsschaltungen (44, 45) zur sequentiellen Ausgabe von Bits jedes Amplitudensignals in den Parallelgruppierungen ,

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zweite, zwischen den Ausgangsschaltungen und den zweiten Adressanschlüssen verbundene Eingangsschaltungen (46, 47) zur Verzögerung der Ankunft der Parallelgruppierungen jedes Amplitudensignals an den zweiten Adressanschlüssen, um eine vorbestimmte Zeitlänge, zur Synchronisierung jedes Amplitudensigna]s mit einem nächsten entsprechenden linearen Binärsignal und dem Auftreten der entsprechenden Filterfunktion,

dritte, mit den dritten Adressanschlüssen verbundene Eingangsschaltungen (48, 49) zur Verzögerung der Ankunft der Parallelgruppierungen jedes Amplitudensignals an den dritten Adressanschlüssen um eine vorbestimmte Zeitlänge, zur Synchronisierung jedes Amplitudensignales mit einem übernächsten entsprechenden linearen Binärsignal und . dem Auftreten der entsprechenden Filterfunktion, wodurch die Amplitudensignale sequentiell erzeugt sind.

7. Signalisierungsempfanger nach Anspruch 1, dadurch gekennzeichnet , daß die Übersetzerschaltung einen Prozessor (70) und ein Element (71) enthält, das den Prozessor veranlaßt, die Gültigkeit der anhebenden PCM-MF-Signalisierung zu bestimmen durch Ausführen einer Reihe von Prozeßfunktionen, die eine erste begrenzte Zeitlänge zur Ausführung erfordern, und um den Prozessor zu veranlassen, die Kontinuität andauernder PCM-MF-Signalisierung durch eine weitere Reihe von Prozeßfunktionen zu bestimmen, welche, eine geringere als die erste Zeitlänge zur Ausführung bedürfen.

8. Multifrequenz-Signalisierungsempfanger zum Empfang und zur Übersetzung von PCM-MF-Signalisierungen in eine Signalkodeform, die mit einer Steuerung (controller) in einer Zeitmultiplex-(TDM) Schalteinrichtung kompatibel ist, dadurch gekennzeichnet , daß

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eine zur Synchronisierung mit der TDM-Schalteinrichtung angeschlossene Abfolgev und Zeitgeber-Steuerschaltung (10) zur Erzeugung einer Reihe von Steuerungssginalen auf Wiederholungsbasis vorgesehen ist, daß eine durch die Steuerungssignale beeinflußte zeitverschachtelte (time shared) Filterungsschaltung (30a) zur Durchführung einer Vielzahl von vorbestimmten Bandpass-Filterfunktionen an einer Reihe von der .TDM-Schalteinrichtung erhaltenen PCM-Signale und zur daraus erfolgenden Erzeugung einer entsprechenden Reihe von auf die Filterfunktionen bezogenen Amplitudensignalen vorgesehen ist und

daß eine in Abhängigkeit von den Steuerungssignalen und den Amplitudensignalen arbeitende Signalisierungs-Übersetzerschaltung (50) zur Bestimmung der Anwesenheit gültiger Signalisierung und zur übersetzung der gültigen Signalisierung in Datensignale einer vorbestimmten Signalkodeform vorgesehen ist.

Verfahren zum Übersetzen von PCM-MF-Signalisierung in eins mit einer Steuerung (controller) in einer TDM-Schalteinrichtung kompatible Signalkodeform, wobei

a) durch die TDM-Schalteinrichtung ausgewählte PCM-Signale empfangen werden und

b) jedes empfangene PCM-Signal in ein entsprechendes lineares Binärsignal mit einer Vielzahl von Bits gewandelt wird, dadurch gekennzeichnet ,

c) daß mindestens eine Reihe von Steuerungssignalen bei jedem Rahmendurchlauf des PCM-Signalformates erzeugt wird,

d) daß eine Vielzahl von Bandpass-Filterfunktionen mit den linearen Binärsignalen unter Leitung durch die Steuerungssignale ausgeführt und aus Signalbits bestehende und den Signalamplituden der linearen Binärsignale entsprechende Amplitudensignale erzeugt werden.

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mit Frequenzen, die den durch die jeweilige Bandpass-Filterfunktion bestimmten Frequenzen entsprechen und

e) daß die Anwesenheit von Multifrequenzsignalisierung

aus den Amplitudensignalen erfaßt und die Multifrequenzsignalisierung entsprechend den Steuerungssignalen in Datensignale in der kompatiblen Signalform übersetzt wird.

10. Verfahren nach Anspruch 9, wobei der Schritt d) mit einem Digitalfilter ausgeführt wird, das einen Speicher mit an adressierbar zugänglichen Plätzen gespeicherten Bytes aus Datenbits enthält, dadurch gekennzeichnet , daß im Schritt d) folgende weitere Schritte enthalten sind:

f) der Speicher wird zum Auslesen von durch anliegende Adressignale ausgewählten Bytes veranlaßt, wobei die Adressignale aus Signalbits bestehen und einen Abschnitt von jedem Steuerungssignal· einschließen,

g) die durch den Speicher ausgelesenen Bytes werden über eine vorbestimmte Zeitlänge zur Erzeugung eines der Amplitudensignale akkumuliert,

h) ein Abschnitt jedes der Adressensignale wird aus einem augenblicklichen linearen Binärsignal, dem entsprechenden vorangehenden Amplitudensignal und dem entsprechenden vorvorangehenden Amplitudensignal erzeugt und

i) der Abschnitt der Adressignale wird sequentiell· in seriel·l·er/paral·l·el·er Form in Gruppen von mindestens jeweiis sechs Bits an den Speicher während der vorbestimmten Zeitiänge angel·egt.

11. Verfahren nach Anspruch 9, dadurch gekenn zeichnet, daß in Verfahrensschritt e) bestimmt wird, ob die Signaiisierung anfängiich oder fortlaufend ist und daß in dem ersten Fall· eine Reihe von Verarbeitungsfunktionen zur Bestimmung der Güitigkeit der Signaiisierung ausgeführt wird und daß in dem zweiten Fail· eine unterschiediiche Reihe von Verarbeitungsfunktionen ausgeführt wird, um die Kontinuität der gegenwärtigen Signalisierung in bezug auf die unmittelbar vorhergehende Signaiisierung zu bestimmen.

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