DE2616617A1 - Verfahren und schaltungsanordnung zum digitalen uebertragen von zwei pcm-systemen - Google Patents

Description

CSELT Centro Studi e Laboratori Telecomunicazioni s.p.a. Via Guglielmo Reiss Romoli, 274, 1-10148 Turin, Italien

Verfahren und Schaltungsanordnung zum digitalen Übertragen von

zwei PCM-Systemen

Die Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zum Übertragen von zwei PCM-Systemen mit digitaler Differenzmodulation und adaptiver Quantisierung.

Bekanntlich können durch Verwendung der bekannten digitalen Übertragungsverfahren wie beispielsweise des Pulskodemodulations-Verfahrens (PCM-Verfahrens) je System 30 Sprachkanäle mit der genormten übertragungsgeschwindigkeit von 2048 kbit/s übertragen werden. Es ist aus der Theorie bekannt, daß eine verminderte Anzahl von Bits zum Kodieren von Sprachsignalen ohne Veränderung der Übertragungsqualität ausreicht, wenn die Differenzkodierung und die adaptive Quantisierung gleichzeitig angewandt werden. Diese Techniken werden neuerdings in der Fernsprechtechnik angewandt und werden allgemein mit ADPCM (adaptive Differenz-Puls-Kode-Modulation) abgekürzt. Die Differenzkodierung bringt im Vergleich zur einfachen PCM-Kodierung den Vorteil, auf die Leitung Signale zu geben, die eine niedrigere dynamische Amplitude aufweisen, während die adaptive

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Quantisierung eine bessere Ausnützung des Quantisierers der über- : tragungsanordnung ermöglicht.

Bei der Lösung des Problems, die Übertragungskapazität zu erhöhen, hat sich die Verwendung von Delta-Kodes (Δ ) der adaptiven Art als geeignet erwiesen. Diese Kodes sind Differenzkodes analog der ADPCM-Technik, sie erfordern jedoch bei gleicher Übertragungsgeschwindigkeit vierfache Abtastfrequenzen. Anordnungen dieser Art, die mit bereits bestehenden PCM-Anlagen verbunden werden sollen, erfordern die Verwendung von besonderen Zwischenschaltungen, nämlich Interpolierern, was die Kosten und die Komplexität der Sendeeinrichtung erhöht.

Demgegenüber sollen durch das Verfahren und die Schaltungsanordnung nach der Erfindung die Kapazität der PCM-Systeme von 30 auf 58 Sprachkanäle erhöht und gleichzeitig die Abtastfrequenz mit 8 kHz unverändert gelassen werden. Das erfindungsgemäße Verfahren ist dadurch gekennzeichnet, daß man zur Übertragung von 58 Sprachkanälen mit der genormten übertragungsgeschwindigkeit von 2048 kbit/s sendeseitig zwei PCM-Systeme zu einem einzigen ADPCM-System verdichtet und empfangsseitig das ADPCM-System in zwei PCM-Systeme aufspaltet, wobei man die Verdichtung durch das Umsetzen von Sprachbitoktetts der PCM-Systeme in Sprachbitquartetts des ADPCM-Systems und das Aufspalten durch genau entgegengesetztes Vorgehen durchführt. Die aus dem Verfahren resultierende erfindungsgemäße Schaltungsanordnung kann ihrer Natur nach in jede PCM-Sendevorrichtung eingesetzt werden. Sie bringt niedrige Kosten und eine einfache Wartung mit sich, da sie durch verhältnismäßig einfache Mittel dargestellt werden kann.

Durch die Lösung gemäß der Erfindung kann die Anzahl der für jede Sprachabtastung übertragenen Bits von 8 auf 4 erniedrigt werden, wobei die genormte Abtastfrequenz der 8-kHz-Sprachsignale unverändert bleibt. Man kann also mit einem einzigen Bitoktett die auf zwei Sprachkanäle bezogene Information übertragen, die bei ! herkömmlichen PCM-Anordnungen zwei Bitoktetts benötigt. Somit isi; j die Übertragungskapazität je PCM-System nahezu verdoppelt, indem |

R η 9 s h 4 /1 η 8 s

bei gleicher übertragungsgeschwindigkeit die Kapazität von 30 auf 58 Sprachkanäle erhöht ist.

Gemäß der Erfindung kann eine Rahmen- und eine Mehrfachrahmen-Übertragungsstruktur gleich derjenigen für die übliche europäische PCM-Übertragung entsprechen! den gegenwärtigen CEPT-Normen angewandt werden. Im einzelnen können die Rahmendauer (125 ils) , die Zahl (16) der einen Mehrfachrahmen bildenden Rahmen und die Rahmen um Rahmen alternierend auftretenden Synchronisierwörter, die allgemein mit A und B bezeichnet werden, gleich sein. Außerdem können die beiden die Signalisation führenden Kanäle, nämlich einer für jedes der beiden ursprünglichen PCM-Systeme, aus den PCM-Systemen herausgenommen werden und unverändert in den von der\ erfindungsgemäßen Anordnung übertragenen ADPCM-Rahmen eingesetzt werden.

Weitere Einzelheiten, Vorteile und Weiterbildungen der Erfindung ■

ergeben sich aus den Unteransprüchen und aus der folgenden Be- ^; Schreibung eines bevorzugten Ausführungsbeispiels unter Bezug-

nähme auf die Zeichnung. Es zeigen: '■

Fig. 1 einen Blockschaltplan der Sendeseite der erfindungsgemäßen Übertragungsanordnung;

Fig. 2 und 3 vergleichende Diagramme der verschiedenen Zeitsigna-; Ie der Sendeseite nach Fig. 1;

Fig. 4 einen Blockschaltplan der Empfangsseite der erfindungsgemäßen übertragungsanordnung;

Fig. 5 und 6 vergleichende Diagramme der verschiedenen Zeitsignale der Empfangsseite nach Fig. 4.

Zur Schaltungsanordnung nach Fig. 1 gehört ein Grund-Zeitgeber BTT, der auf der Basis eines Grund-Taktsignals CK von 2048 kHz alle Zeitsignale und Ansteuerungssignale erzeugt, die für den Betrieb der sendeseitigen Schaltung benötigt werden. Die Charakteristiken dieser Signale werden später unter Bezugnahme auf die

' ß η $ q/, w 1 0 8 6

Fig. 2 und 3 beschrieben. Die Ausführung des Zeitgebers BTT braucht nicht im einzelnen beschrieben zu werden, da sie zur üblichen Fachtechnik gehört und schaltungsmäßig auf unterschiedliche Weise gelöst werden kann.

Die Anordnung ist an zwei PCM-Systeme PCM1 und PCM2 angeschlossen, die mit dem sendeseitigen Zeitgeber BTT synchronisiert sind. Diese beiden Systeme befördern charakteristisch 29 Sprachkanäle. Der Kanal, der als nächster dem die Signalisation führenden Kanal folgt, wird hier nicht verwendet und wird im folgenden als "leerer" Kanal bezeichnet.

An die PCM-Systeme PCM1 und PCM2 schließt jeweils ein üblicher Regenerator RT1 bzw. RT2 zum Regenerieren von deren Bitfluß an. Beim Regenerieren der Bits führen die Regeneratoren RT1 und RT2 in bekannter Weise die erforderlichen Transformationen aus, um die Spannungspegel der empfangenen Bits den für die Schaltungsanordnung erforderlichen booleschen Pegeln anzupassen. Außerdem betreiben sie die erforderliche Ziffernausrichtung der regenerierten Bits. Sie werden von einem vom Zeitgeber BTT kommenden Zeitsignal B1 zeitlich gesteuert.

Zwei Synehronerkennungs-Schaltungen RST1 und RST2 sind in der Lage, die gegenseitige Ausrichtung der Rahmen, also die Rahmensynchronisierwörter der beiden Systeme PCM1 bzw. PCM2, zu erkennen. Sie senden entsprechend an den Zeitgeber BTT Start- oder Hemmsignale R1, R'1, deren Funktionen später beschrieben wird. Die Schaltungen RST1 und RST2 sind ebenfalls vom Zeitsignal B1 synchronisiert.

Den seriellen Bitfluß der Systeme PCM1 und PCM2 empfangen zwei übliche Bit-Parallelumsetzer CT1 bzw. CT2, die ihn für jeden Kanal in acht parallele Bits, also parallele Bitoktetts umsetzen. Die ] Parallelumsetzer CT1 und CT2 sind eingangsmäßig durch das Zeit- ' signal B1 und ausgangsseitig durch Zeitsignale B2 bzw. B¹2 zeitgesteuert. Zwei Schreib-Lese-Speicher MT1 und MT2 von bekannter Bauart haben jeweils ein Fassungsvermögen von 32 8-Bit-Wörtern.

Jedes der 32 Bit-Oktetts der Systeme PCM1 und PCM2 ist fest einem bestimmten der 32 8-Bit-Wörter der Speicher MT1 und MT2 über ein Schreibadressiersystem zugeordnet, das, wie noch beschrieben wird, durch die Phase der Erkennung der Rahmensynchronisxerwörter in den Systemen PCM1 und PCM2 durch die Synchronerkennungs-Schaltungen RST1 bzw. RST2 gesteuert wird. Auch die Speicher MT1 und MT2 empfangen die Zeitsignale B2 und B'2.

Drei übliche 32-Modul-Zähler C11, C12 und C21 arbeiten folgendermaßen: Der Zähler C12 liefert Leseadressen sowohl an den Speicher MT1 als auch an den Speicher MT2 und wird einmal für insgesamt auf Null gestellt, wenn das System angelassen wird; das Anlassen wird durch einen handbetätigten Starter Z durchgeführt, der gemäß der Zeichnung mit dem Zeitgeber BTT verbunden ist. Der Zähler C12 wird von einem Signal B3, das ebenfalls vom Zeitgeber BTT kommt, bei jeder Kanal-Zeitlage um 1 erhöht. Auf diese Weise tastet der Zähler C12 die Leseadresse in der Reihenfolge ab.

Die Zähler C11 und C21 liefern an die Speicher MT1 bzw. MT2 Schreibadressen. Sie werden durch zwei Signale R2, R¹2 auf Null gestellt, die vom Zeitgeber BTT erzeugt werden, wenn die Rahmenübereinstimmung erkannt wird, und werden mit Hilfe der beiden Signale B2 bzw. B¹2 aufeinanderfolgend um 1 erhöht, wodurch sie die Schreibadressen abtasten.

Zwei übliche Multiplexer MX1 und MX2 mit jeweils zwei Eingängen und einem Ausgang haben die Aufgabe, den Speichern MT1 bzw. MT2 entweder die Leseadressen oder die Schreibadressen weiterzugeben. Die Leseadressen kommen vom Zähler C12, der an einen der Eingänge angeschlossen ist, und die Schreibadressen kommen von den Zählern C11 bzw. C21, die an den anderen Eingang angeschlossen sind. Die Multiplexer MX1 und MX2 werden durch die vom Zeitgeber BTT kommenden Zeitsignale B2 bzw. B'2 gestellt. ;

Zwei übliche 8-Bit-Register BF1 und BF2 dienen als Pufferspeicher ; für die soeben in den Speichern MT1 bzw. MT2 gelesenen Bitoktetts.! ■ Das Auslesen aus diesen Registern erfolgt unter Steuerung durch

■ein vom Zeitgeber BTT erzeugtes Signal B4.

Ein Multiplexer MX3 von an sich bekannter Bauart mit zwei Eingängen und einem Ausgang nimmt alternierend die Bitoktetts der Systeme PCM1 und PCM2 unter Steuerung durch ein vom Zeitgeber BTT kommendes Signal F1 auf und überträgt sie in alternierender Folge zu seinem Ausgang. Ein üblicher expandierender Bit-Vervielfacher EX stellt die ursprüngliche lineare Kodierung der Sprachabtastungen wieder her, indem er jedes PCM-Bitoktett in ein 12-Bit-Wort umwandelt. Dieser Vorgang ist aufgrund der noch beschriebenen Art der Signalverarbeitung notwendig. Der Vervielfacher EX arbeitet nach einer Vorschrift, die derjenigen Vorschrift genau komplementär ist, durch die das PCM-Signal durch Kompression von 12 auf 8 gleiche Bits gebildet wurde.

Ein ADPCM-Kodierer COD bewirkt an den vom Vervielfacher EX linearisierten Bits eine ADPCM-Differenzkodierung, also eine Differenzkodierung mit einer Quantisierung, die automatisch an den kurzzeitgeschätzten Wert der zu quantisierenden Signalleistung angepaßt wird.

Kodierer dieser Art sind an sich bekannt, beispielsweise kann im vorliegenden Zusammenhang ein derartiger Kodierer in der aus der italienischen Patentschrift 984398, DT-OS 2403597 bekannten Art eingesetzt werden, oder der aus dem Papier "DPCM system with adaptive quantization for speech communications" von M. Copperi und L. Nebbia, veröffentlicht in den Proceedings der "XXI Rassegna Internazionale Elettronica e Nucleare", abgehalten in Rom im März 1974, bekannten Art. Der dort beschriebene Kodierer ist für den Betrieb mit nur einem einzigen Kanal vorgesehen. Für einen Betrieb im Rahmen der Erfindung ist es erforderlich, ihn entsprechend anzupassen, indem einfache und dem Fachmann naheliegende Maßnahmen durchgeführt und er so für einen Betrieb in Zeitteilung für 58 Sprachkanäle eingerichtet wird. Der Kodierer COD wird auf Null gestellt, wenn die Anordnung mit Hilfe des schon erwähnten Starters Z angelassen wird. Die relativen Verarbeitungszeiten

werden durch ein vom Zeitgeber BTT erzeugtes Signal B5 getastet. Als Folge der vom Kodierer COD an den eingangsseitig empfangenen 12 parallelen Bits durchgeführten ADPCM-Kodierung werden ausgangsseitig vier parallele Bits erhalten und einem üblichen 4-Bit-Parallel-Serien-Umsetzer CPS1 eingespeist, der eingangsmäßig vom Signal B5 und ausgangsmäßig vom Signal B1 gesteuert wird.

Ein Synchronisierwort-Generator GST erzeugt die Rahmensynchronisierwörter A und B. Sein Betrieb wird durch das Signal B1 zeitgesteuert. Er empfängt vom Zeitgeber BTT ein Signal F2, das, wie aus Fig. 2 ersichtlich ist, steuert, daß die Wörter A und B einander alternierend folgen. Außerdem empfängt der Generator GST von den Synchronerkennungs-Schaltungen RST1 und RST2 die Start- und Hemmsignale R1 bzw. R'1 zu seiner Information, ob diese Schaltungen den Synchronismus in den einlaufenden PCM1- bzw. PCM2-Flüssen gefunden haben oder nicht.

Ein übliches UND-Glied P läßt das an einem seiner Eingänge anliegende Signal B1 zu seinem Ausgang durch, wenn ein vom Ssitgeber BTT erzeugtes Ansteuersignal F6 an seinem anderen Ei:~g~.ng anliegt, so daß B1 dann zu einem Parallel-Serien-ümsetzer GPS3 weiterläuft. Der Parallel-Serien-ümsetzer CPS3 und ein weiterer derartiger Umsetzer CPS2 sind analog dem Parallel-Serien-Umsetzer CPS1 aufgebaut, sie haben jedoch statt vier acht Bits. Sie geben ausgangsseitig seriell die die Signalisation der beiden Systeme PCM1 bzw. PCM2 führenden Wörter ab und werden eingangsseitig durch ein gemeinsames Signal B6 gesteuert. Während CFS2 aus- : gangsseitig immer vom Signal B1 zeitgesteuert wird, wird CPS3 vom am Ausgang des UND-Glieds P vorhandenen Signal zeitgesteuert. Am Ausgang vom P tritt das Signal Bl solange auf, als am anderen Eingang von P das Signal F6 anliegt. Das ausgangsseitige Zeitverhalten des Umsetzers CPS3 wird also durch die Anwesenheit des Signals F6 bestimmt. Wie noch genauer dargestellt wird, kann hierdurch das Signalisationswort des Systems PCM2 zurückgehalten werden, bis die richtige Zeit für seine Einsetzung in den ADPCM-Rahmen kommt.

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^; Ein Rahmenzusammensetzer FT1 hat die Aufgabe, jeweils zur rechten Zeit in jeden Rahmen die Synchronisierwörter A oder B, die vom Generator GST kommen, die vier auf jeden Sprachkanal bezogenen Bits, die vom Umsetzer CPS1 kommen, und die Signalisationswörter der beiden Systeme PCM1 und PCM2, die von den Umsetzern CPS2 bzw. CPS3 kommen, einzusetzen. Diese Vorgänge werden von einer Mehrzahl von Zeitsignalen F3, F4, F5 und F6 gesteuert.

Die Zusammenschaltung der aufgezählten Einzelschaltungen zur gesamten Schaltungsanordnung ist wie in Fig. 1 dargestellt.

Wie gesagt, erzeugt der Zeitgeber BTT die im Verlauf der Beschreibung nacheinander genannten Signale, deren Charakteristiken im folgenden unter Bezugnahme auf Fig. 2 und 3 beschrieben werden. In Fig. 2 zeigen mit TT und TC bezeichnete Zeilen allgemein die zeitliche Folge von Rahmen bzw. Kanal-Zeitlagen eines PCM-Systems. Hierbei sind beispielhaft die beiden ersten aufeinanderfolgenden Rahmen TTO und TT1 sowie 32 Kanal-Zeitlagen TCO

TC31, die in jedem Rahmen enthalten sind, dargestellt. Das Grund-Zeitsignal ist das Signal B1, das konstant die elementare Bitzeit tastet.

Die Signale B2, B'2, B3 und B4 bestehen aus Impulsen, die mit Kanalfrequenz erzeugt werden. Während die Signale B3 und B4 konstant erzeugt werden, werden die Signale B2 und B'2 nur dann erzeugt, wenn von den Synchronerkennungsschaltungen RST1 bzw· RST2 (Fig.1) die Signale R1 bzw. R'1 erzeugt worden sind. Diese in Fig. 2 nicht dargestellten Signale haben den Wert "1", wenn die Erkennung der Rahmenübereinstimmung stattgefunden hat, und haben den Wert "0", wenn die Erkennung nicht stattgefunden hat. Die in ihrer Art gleichen Signale B3 und B4 sind um eine Bitzeit gegen- · einander verschoben, da sie den Zähler C12 und die Register BF1 ; und BF2 zeitlich steuern müssen, die aufeinanderfolgend arbeiten.)

j Das Signal B5 besteht aus Impulsen, die mit einer gegenüber der Kanalfrequenz doppelten Frequenz erzeugt werden, so daß es zwei

j Impulse für jeden Kanal aufweist, nämlich einen Impuls für das

4. Bit und einen für das 8. Bit jedes Kanals. ;

Das Signal F1 weist während der gesamten von den ersten vier Bits jedes Kanals eingenommenen Zeit den Wert "1" auf und während der gesamten von den übrigen vier Bits des selben Kanals eingenommenen Zeit den Wert "O" auf, wodurch es den Multiplexer MX3 entweder auf das System PCM1 oder auf das System PCM2 schaltet. Das Signal F2 hat für die gesamte Dauer eines Rahmens den Wert "1" und für die Dauer des nachfolgenden Rahmens den Wert "O" und bewirkt so das Alternieren der Rahmensynchronisierwörter A und B.

In Fig. 3 sind wie in Fig. 2 wiederum die beiden ersten aufeinanderfolgenden Rahmen TTO und TT1 des üblichen PCM-Systems und die

32 Kanal-Zeitlagen TCO, TC1, ,TC31, die sich auf jeden der

Rahmen beziehen, angedeutet.

Das Signal B6 besteht aus einem Impuls, der vom Zeitgeber BTT zu Beginn der Zeitlage TC16 erzeugt wird und die Signalisation für die beiden Systeme PCM1 und PCM2 durchführt, wenn diese die Register BF1 und BF2 verlassen. Das Signal B6 bewirkt hierbei das Einspeichern des Synchronisationsworts der Systeme PCM1 und PCM2 in die Parallel-Serien-Umsetzer CPS2 bzw. CPS3.

Das Signal F3 nimmt den booleschen Wert "1" zu Beginn jeder Rahmenzeit an und behält ihn für die gesamte Zeitlage TCO, währenddessen das Synchronisierwort A oder B zur Herstellung der Rahmen- ; Übereinstimmung erzeugt wird. Das Signal F4 hat den booleschen ; Wert "1" für die gesamte Dauer der Sprachoktetts, also für die Ka-* nal-Zeitlagen TC1 bis TC15 und TC18 bis TC31, und hat während der ', übrigen Kanal-Zeitlagen TCO, TC16 und TC17 den Wert "0". Das ' Signal F5 hat den booleschen Wert "1" nur während der Kanal-Zeit- j lage TC16 in Bezug zu den Signalisierungsoktetts der beiden PCM- ; Systeme und das Signal F6 hat den booleschen Wert "1" nur in der j Kanal-Zeitlage TC17, die dem leeren Kanal entspricht. ^;

Die drittletzte Zeile des Diagramms nach Fig. 3 zeigt schematisch S und beispielhaft eine vom Sender ausgehende Rahmenstruktur ADPCM j

1+2. Die Synchronisierwörter A und B werden im ersten Oktett un- !

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tergebracht. Die 15 folgenden Oktetts werden in 30 Kanal-Zeitlagen TC'1 TC'30 aufgeteilt, in den 30 Wörter von 4 Sprachbits,

also 30 Quartetts, untergebracht sind. Die beiden unmittelbar der 30. Zeitlage TC'30 folgenden Oktetts sind mit Signalisation SE1, SE2 belegt, die sich auf die beiden Systeme PCM1 und PCM2 bezieht. Die verbleibenden 14 Oktetts sind in 28 Zeitlagen

TC'31 TC"58 aufgeteilt, in denen 28 Wörter von je vier

Sprachbits untergebracht sind. Es gibt also zusammengedrückt 58 Sprachquartetts, die 58 PCM-Kanälen entsprechen, zwei Signalisationsoktetts und ein Synchronisierwortoktett.

Die beiden letzten Zeilen zeigen die Rahmen der beiden Systeme PCM1 und PCM2, die aus der Empfangsseite ausgangsseitig abgehen, im Phasenvergleich mit dem Rahmen ADPCM1+2.

Die empfangsseitige Schaltungsanordnung nach Fig. 4 umfaßt einen üblichen Endstellen-Bit-Regenerator LR, der den von der Leitung empfangenen Bitfluß regeneriert und hiervon aufgrund bekannter Techniken die Grundfrequenz 2048 kHz als Signal X extrahiert. Dieses Signal X stellt das Zeitsignal für die nachfolgenden Schaltungen dar, indem es von einem Zeitgeber BTR aufgenommen und ausgewertet wird, der alle Zeitsignale und Überwachungssignale, die für die Empfängeranordnung erforderlich sind, auf der Ba-* sis der Grundfrequenz 2048 kHz erzeugt. Diese Signale werden später im einzelnen unter Bezugnahme auf Fig. 5 untersucht.

Eine Synchronerkennungs-Schaltung RSR erkennt die zeitliche Abstimmung der Rahmen zueinander und gleicht genau den Schaltungen RST1, RST2 (Fig.1) der Sendeseite. Die Schaltung RSR wird von einem vom Zeitgeber BTR erzeugten Signal E zeitlich gesteuert und gibt an den Zeitgeber BTR ein Signal T1 am Ende der Erkennung der durchgeführten zeitlichen Abstimmung ab.

Ein üblicher Serien-Parallel-Umsetzer CR setzt den eingangsseitig empfangenen seriellen Bitfluß unter Zeitsteuerung durch das Sig- _; nal E in aus vier parallelen Bit gebildete Wörter um, die aus- ^! gangsseitig aufgrund einer durch ein Signal S1 gegebenen Zeit-

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— I 1 — ;

steuerung auftreten, das vom Zeitgeber BTR erzeugt wird. ·

Ein ADPCM-Dekoder DEC hat Dekodierfunktionen, die denen des Kodier ers COD der Sendeseite (Fig.1) genau komplementär sind. Der Dekoder DEC empfängt die vom Umsetzer CR parallel abgegebenen 4-Bit-Wörter und gibt sie ausgangsseitig vom ADPCM-System dekodiert und in linearen 12-Bit-Kode kodiert ab. Der Dekodierer DEC empfängt vom Zeitgeber BTR das Zeitsignal S1 und wird beim Anlassen der Anordnung auf Null gestellt. Dieses Anlassen findet mit Hilfe einer handbedienten Vorrichtung statt, die als mit dem Zeitgeber BTR verbundener Starter ZR dargestellt ist.

Ein üblicher PCM-Bit-Verdichter COM bewirkt an den Bits jedes Kanals die erforderliche dynamische Kompression, indem er die zwölf eingangsseitig parallel empfangenen Bits in acht ausgangsseitig parallel abgegebene Bits umwandelt. Die vom Verdichter COM abgegebenen Bitoktetts werden abwechselnd zwei üblichen Parallel-Serien-Umsetzern CPS4 und CPS5 eingespeist, indem sie gleichzeitig an deren jeweiligen Eingängen anliegen und unter der Steuerung durch Zeitsignale S2 bzw. S3 eingespeist werden, so daß die Trennung der Bitflüsse hinsichtlich der beiden Systeme PCM1 und PCM2 wiederhergestellt wird. Die Bit-zu-Bit-Zeitsteuerung wird durch das Signal E durchgeführt.

Zwei Rahmenzusammensetzer FT2 und FT3 gleichen dem Rahmenzusammen-_| setzer FT1 nach Fig. 1. Diese Zusammensetzer setzen in die die · Systeme PCM1 bzw. PCM2 bildenden Rahmen je nachdem das Synchronisierwort A oder B, die Sprach-Bit-Oktetts und das Signalisationsoktett ein. Eine Mehrzahl geeigneter Signale F7 und F9 steuert die Rahmensynchronisation in den beiden Rahmenzusammensetzern, an-'dere Signale F8 und F10 die Signalisation und weitere Signale F12 und F13 den Fluß der Sprachbits. Diese Signale werden später im einzelnen unter Bezugnahme auf Fig. 6 beschrieben.

Zwei übliche Schieberegister SR1 und SR2 dienen als Verzögerungsstrecken, von den SR1 ein 8-Bit-Register und SR2 ein 4-Bit-Register ist und beide durch das Signal E zeitgesteuert sind.

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j Ein Synchronisierwort-Generator GSR erzeugt die Rahmensynchronisierwörter A und B, die für die beiden Systeme PCM1 und PCM2 er-

j forderlich sind. Der Generator GSR ist von gleicher Art wie der Generator GST nach Fig. 1. Das alternierende Auftreten der Wörter A und B in den aufeinanderfolgenden Rahmen wird durch ein Signal F11 gegeben. Der Generator GSR wird durch das Signal E zeitgesteuert.

Die beschriebenen Schaltungseinheiten sind wie in Fig. 4 dargestellt zur gesamten Schaltungsanordnung ζusammengeschaltet.

Wie erwähnt, erzeugt der Zeitgeber BRT die beschriebenen Signale, deren Charakteristiken im folgenden unter Bezugnahme auf die Fig. 5 und 6 erläutert werden.

Analog zur ersten Zeile in Fig. 3 zeigt Fig. 5 in einer Zeile TT die beiden ersten aufeinanderfolgenden Rahmen TTO, TT1 des Systems ADPCM1+2, wobei jeder Rahmen 48 Sprachkanäle überträgt, denen jeweils Zeitlagen TC1, TC'2, TC'3,...TC'58 zugeordnet sind, von denen jede ein 4-Bit-Wort umfaßt. Die elementare Bitzeit wird vom Taktsignal E getastet. Das Signal S1 besteht im wesentlichen aus einem Impuls, der in Übereinstimmung mit dem vierten

Bit jedes Sprachworts in den Zeitlagen TCΊ TC'58 erzeugt

wird. Die Signale S2 und S3, die nach der umformung der ADPCM-Signale in PCM-Signale wirksam werden, bestehen jeweils aus einer Folge von Impulsen, die mit einer Frequenz von einem Impuls je acht übertragenen Bits erzeugt werden. Das Signal S3 ist um vier Impulse im Vergleich zum Signal S2 phasenverschoben.

Fig. 6 zeigt analog zur Fig. 2 in der Zeile TT die beiden ersten ; aufeinanderfolgenden Rahmen TTO, TT1 der Systeme PCM1, PCM2 so-■ wie in der Zeile PCM1,2 die Zeitlagen TC0,....TC31 der Kanäle jedes der Rahmen.

Die Signale F7 und F9 haben den booleschen Wert "1" für die gesam· ; te Dauer des auf die Zeitlage TCO bezogenen Rahmensynchronisa-. tionsoktetts. Während dieser Zeit bleibt der boolesche Pegel "1" j oder "0" des Signals F11 unverändert, so daß der Generator GSR

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• alternierend die Wörter A und B an die Zusammensetzer FT2 und j FT3 abgibt. Ersichtlich ändert sich das Signal F11 vom Pegel "0". zum Pegel "1" und umgekehrt bei jedem übertragenen Rahmen.

Die Signale F8 und F10 haben den booleschen Wert "1" für die gesamte Dauer der Signalisation, also für TC16, der den Empfänger verlassenden PCM-Rahmen, und die Signale F12 und F13 haben den Wert "1" für die gesamte Dauer der Sprachkanäle, also für die Zeitlagen TC1 bis TC15 und TC17 bis TC31, der den Empfänger verlassenden PCM-Rahmen.

Die gesamte Schaltungsanordnung arbeitet folgendermaßen:

Wegen der parallelen Verarbeitung der beiden Systeme PCM1 und PCM2 und somit der Symmetrie des Schaltplans nach Fig. 1 wird bei der Beschreibung der Sendeseite der Anordnung bevorzugt auf das System PCM1 Bezug genommen. Die gleichen Betrachtungen können für das System PCM2 angestellt werden, bis der Zusammensetzer FT1 die Kompression der beiden Systeme in das einzige übertragene System ADPCM1+2 durchführt.

Der Regenerator RT1 (Fig.1) empfängt an seinem mit einem Leiter 1 verbundenen Eingang den seriellen Bitfluß des Systems PCM1 und erzeugt auf der Grundlage der Zeitsteuerung durch das Zeitsignal B1 (Fig.2) ausgangsseitig auf Leitern 2 und 3 den regenerierten seriellen Fluß dieser Bits, der dem Parallelumsetzer CT1 und der Synchronerkennungs-Schaltung RST1 eingespeist wird. Das Zeitsignal B1 betreibt die Bit-um-Bit-Abtastung der Kanäle der Systeme PCM1 und PCM2.

Die Synchronerkennungs-Schaltung RST1 erkennt in dem vom Signal B1 abgetasteten und eingangsseitig vom Leiter 3 empfangenen Bit- ' fluß die in der Reihenfolge abwechselnde Folge der Rahmensynchronisierwörter A und B. Im einzelnen sendet RST1 nach dem Auf-j finden und nach dem Erkennen, daß das Wort A in dem vom Leiter 1 ; geführten Fluß zum zweitenmal aufgetreten ist, also nach dem !

i ersten Erkennen des abwechselnden Auftretens der Wörter A, B, A, I

zum Zeitgeber BTT das Signal R1 mit dem booleschen Pegel "1", das

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im Zeitgeber die Erzeugung der Signale R2 und B2 in Gang setzt. Dies bewirkt, daß der gesamte vor dem Speicher MT1 - und analog vor dem Speicher MT2 - liegende Teil der Anordnung nur dann für den Betrieb angesteuert wird, wenn die Erkennungs-Schaltung RST1 den Rahmensynchronismus erkannt hat, was, wie gesagt, die Emission einer booleschen "1" im Signal R1 bewirkt. Alle anderen Signale werden vom Zeitgeber BTT in permanenter Weise erzeugt, jedoch hat das Senden bei Abwesenheit des Pegels "1" des Signals R1 keine Konsequenzen. Wie dies bekannt wird, wird im einzelnen später beschrieben.

Das Signal R2 stellt den Zähler C1 zurück. Das Signal B2 stellt jedes in den Parallelumsetzer CT1 eingespeiste Bitoktett fest, läßt den Zähler C11 um 1 weiterzählen, schaltet, wie noch beschrieben wird, den Multiplexer MX1 geeignet und liefert schließlich den Schreibimpuls an den Speicher MT1.

Das Signal R1 wird außerdem an den Synchronisierwortgenerator GST gegeben. Solange der Synchronismus von der Schaltung RST1 nicht erkannt wird und im Fall, daß während des Betriebs des Systems ein zufälliger Synchronisationsverlust auftritt, hat das Signal R1 den Pegel ¹¹O".

Der Parallelumsetzer CT1, der der Bit-um-Bit-Abtastung des Signals B1 folgt, empfängt vom Leiter 2 den seriellen Bitfluß des Systems PCM1 und gibt ausgangsseitig aufgrund des Signals B2 auf einer Mehrzahl von Leitern 4 ein Oktett von Parallelbits in Übereinstimmung mit den acht Bits jedes Kanals des Systems PCM1 ab.

Der Speicher MT1 empfängt das auf der Mehrzahl der Leiter 4 liegende Bitoktett und speichert es in einer fest dem auf dieses Oktett bezogenen Kanal zugeordneten Zelle auf der Basis einer Schreibadresse, die dem Speicher MT1 durch den Zähler C11 über den Multiplexer MX eingegeben wird, entsprechend später beschriebenen Regeln. Der 32-Modul-Zähler C11 wird durch das Signal R2 auf Null gestellt, sobald die Rahmensynchronisation festgestellt ; worden ist, und zählt bei jeder Kanal-Zeitlage aufgrund des Sig- ; nals B2 um eine Einheit weiter, bis der letzte Rahmenkanal er- i : _ 15 - !

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! - 15 -

ί ι

reicht ist. Im nachfolgenden Rahmen bewirkt das erste Oktett, | das vom Synchronisierwort, im beschriebenen Fall B, gebildet wird, einen neuen durch das Signal R2 gegebenen Nullstellungsim- : puls derart, daß der Zähler C11 auf Null gestellt wird und die Zählung nun für den neuen Rahmen beginnt, usw.

Der gleiche Impuls des Signals B2 bewirkt außer dem Weiterzählen des Zählers C11 auch ein Stellen des Multiplexers MX1 auf den mit dem Zähler C11 verbundenen Eingang für die gesamte Zeit, die zum Einschreiben in den Speicher MT1 notwendig ist, und wirkt als der Schreibimpuls für diesen Speicher.

Das schon beschriebene Adressiersystem stellt in eindeutiger Weise die Beziehung zwischen jedem Wort des Speichers MT1 und jedem Kanal des Systems PCM1 her.

Das Auslesen aus dem Speicher MT1 erfolgt Oktett um Oktett aufgrund der aufeinanderfolgend vom Zähler C12 über den Multiplexer MX1 gelieferten Adressen, wenn der Multiplexer für die gesamte ; Zeit, zu der das Signal B2 den Pegel "0" hat, eingangsseitig auf ' C12 gestellt ist. Wie beschrieben, zählt der 32-Modul-Zähler C12^ nachdem er zu Beginn des Betriebs durch den Starter Z auf Null get stellt worden ist, schrittweise bei jedem Impuls des Signals B3, ^;

, das, wie gesagt, die Frequenz eines Impulses pro Zeitlage hat, um 1 weiter. Bei Erreichen der 32. Stellung beginnt der Zähler C12 automatisch ohne jede Unterbrechung wieder mit der Zählung.

' Ersichtlich entspricht jede Zählstellung des Zählers C12 einem der Kanäle des Systems PCM1 und folglich einem im Zähler MT1 zu lesenden Bitoktett. Der Zähler C12 liefert außerdem parallel die

\ gleichen Leseadressen auch an den Speicher MT2 über eine Verbin- j

j dung 30 und den Multiplexer MX2. j

■ Das aus dem Speicher MT1 ausgelesene Bitoktett wird über eine j

j Verbindung 5 dem als Pufferspeicher dienenden Register BF1 zügeleitet und bleibt an dessen Ausgang an Verbindungen 6 und 7 für die folgenden Verarbeitungsvorgänge zur Verfügung.

Sämtliche bis hier unter Bezugnahme auf das System PCM1 beschrie-

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• 6 0 9 8 4 4/1086

benen Vorgänge erfolgen auch parallel für das System PCM2. Kurz gesagt, regeneriert der Regenerator RT2 den seriellen Bitfluß des Systems PCM2 aufgrund des Zeitsignals B1. Nach dem Erkennen des Rahmensynchronismus durch die Schaltung RST2 gibt diese an den Zeitgeber BTT das Signal R^f1, das analog zu R1 ist, was die Erzeugung der Signale R¹2 und B'2 ermöglicht, die für den Zähler C21, den Multiplexer MX2 und den Speicher MT2 die gleichen Funktionen wie die Signale R2 und B2 für C11, MX1 und MT1 haben. Der Parallelumsetzer CT2 betreibt die Serien-Parallel-Umsetzung auf der Basis des Zeitsignals B¹2. Die Schreib- und Lesevorgänge der auf jeden Kanal des Systems PCM2 bezogenen Bitoktetts erfolgen im Speicher MT2 genau analog wie im Speicher MT1. Schließlich stehen im Register BF2, nämlich an dessen Ausgang an Verbindungen 28 und 29, die Bitoktetts der Kanäle von PCM2 zur Verfügung, die den analogen Kanälen des Systems PCM1 entsprechen.

Der Multiplexer MX3 empfängt dann eingangsseitig auf den Verbindungen 7 und 29 die auf die Kanäle gleicher Ordnung der Systeme PCM1 und PCM2 bezogenen Bitoktetts und wird aufgrund des Signals F1 (Fig.2), das vom Zeitgeber BTT erzeugt wird, alternierend für jede Kanal-Zeitlage auf einen seiner Eingänge geschaltet, so daß er an seinen mit einer Mehrzahl von Leitern 8 verbundenen Ausgang die Folge der auf die Systeme PCM1 und PCM2 bezogenen Bitoktetts überträgt. Von dieser Mehrzahl von Leitern 8 empfängt eingangsseitig der Vervielfacher EX die vom Multiplexer MX3 ausgehenden Bitoktetts, er betreibt deren Linearisierung und gibt ausgangsseitig auf eine Verbindung 9 parallel zwölf Bits für jedes empfangene Oktett ab.

Der Kodierer COD führt an den zwölf vom Vervielfacher EX über die Verbindung 9 empfangenen Bits eine ADPCM-Kodierung durch und erzeugt ausgangsseitig, nämlich auf einer Verbindung 10 vier parallele Bits, nämlich die in Übereinstimmung mit der Ursprung- J liehen Sprachabtastung in die Leitung zu sendenden Bits. Die j ausgangsseitige Zeitsteuerung des Kodierers COD wird durch das Signal B5 durchgeführt. Die vier von COD mit der vom Signal B5 (Fig.2) getasteten Frequenz ausgehenden Bits werden dem Parallel-

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Serien-Umsetzer CPS1 eingegeben, der deren Serialisierung durchführt und auf einem Leiter 11 mit einer vom Signal B1 getakteten Frequenz die vier Bits erzeugt.

Der Parallel-Serien-Umsetzer CPS2 wird durch das ansteuernde Signal B6 (Fig.3) dazu in die Lage versetzt, vom Register BS1 über die Verbindung 6 die acht in der Zeitlage TC16 eintreffenden parallelen Bits aufzunehmen, die die Signalisierungssignale SE1 des Systems PCM1 sind. Der Umsetzer CPS2 betreibt deren Serialisierung und erzeugt ausgangsseitig auf einem Leiter 12 die seriellen Bits mit der Frequenz des Signals B1. Gleichzeitig betreibt analog zum Umsetzer CPS2 auch der Parallel-Serien-Umsetzer CPS3 die Serialisierung des parallelen Bitoktetts, das die Signalisation SE2 des Systems PCM2 darstellt und vom Register BF2 über die Verbindung 28 auf die Ansteuerung durch das selbe Einlaßsignal B6 hin entsprechend der Zeitlage TC16 empfängt. Die Serienemission dieser auf einem Leiter 13 ausgehenden Bits wird durch ein dem Umsetzer CPS3 über das UND-Glied P geliefertes Zeitsignal gesteuert, das für die gesamte Zeit, zu der F6 (Fig.3) den booleschen Pegel "1" hat, vorhanden ist und mit B1 zusammenfällt. Da dies während der Zeitlage TC17 erfolgt, werden die Signalisationsbits SE2 des Systems PCM2 seriell zum Zusammensetzer FT1 übertragen und stellen so in der Folge im ADPCM-Rahmen das Oktett dar, das unmittelbar als nächstes dem Oktett folgt, welches die Signalisation SE1 des Systems PCM1 trägt, wie aus der drittletzten Zeile in Fig. 3 ersichtlich ist.

Der Synchronisierwortgenerator GST für die Rahmensynchronisierung arbeitet auf der Grundlage des Signals B1, des Synchronismus-Signals F2 (Fig.2) mit einer Frequenz gleich der halben Rahmenfrequenz und der Signale R1 und R'1, die von den Synchronerkennungs-Schaltungen RST1 bzw. RST2 ausgehen. Er läßt die Rahmensynchronisierwörter A und B auf einem Ausgangsleiter 14 zum Rahmenzusammensetzer FT1 alternierend unter der Zeitsteuerung durch das Signal F2 hinausgehen. Auf diese Weise erscheinen zu jedem Beginn des Rahmens ADPCM1+2 die richtigen Rahmensynchronisxerwörter.

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Das von der den Rahmensynchronismus erkennenden Schaltung RST1 gelieferte Signal R1 informiert den Generator GST, ob das System PCM1 in Synchronismus ist oder nicht. Hat R1 den Pegel "1", so ist der Synchronismus erkannt und die Übertragung ist gültig. Hat R1 den Pegel ¹¹O", so ist der Synchronismus noch nicht erkannt und die Übertragung ist nicht gültig. Diese Information wird in an sich bekannter Weise dem Rahmensynchronisierwort hinzugefügt und auf die Leitung gesendet. Diese Information ist von grundsätzlicher Wichtigkeit für die empfangsseitige Verarbeitung der übertragenen Signale. Das Signal R'1 hat eine entsprechende Funktion für das System PCM2.

Der Rahmenzusammensetzer FT1 wird durch die Zeitsignale F3, F4, F5 und F6 (Fig.3) so programmiert, daß er die folgende Folge extrahiert und auf die Leitung in Form eines Leiters 15 in der folgenden Reihenfolge sendet: Das richtige 8-Bit-Rahmensynchronisierwort, die Folge von vier Sprachbits für jeden der ersten 15 Sprachkanäle, die sich auf jedes der beiden Systeme PCM1 und PCM2 beziehen, die 8-Bit-Signalisationswörter für die Systeme PCM1 und PCM2, und die 4-Bit-Sprachfolge für die verbleibenden 14 Sprachkanäle, die sich auf jedes der beiden Systeme PCM1 und PCM2 beziehen.

Das in Fig. 3 dargestellte aufeinanderfolgende Auftreten der Signale F3, F4, F5 und F6 steuert diese Folge. Solange F3 den Pegel "1" hat, wird das vom Generator GST am Leiter 14 kommende f>ynchronisierwort übertragen; solange F4 den Pegel "1" hat, werden die vom Umsetzer CPS1 am Leiter 11 kommenden 4-Bit-Sprachwörter übertragen; solange F5 den Pegel "1" hat, wird das vom Umsetzer CPS2 am Leiter 12 kommende Signalisations-Bitoktett des Systems PCM1 übertragen; und wenn F6 den Pegel "1" hat, wird das vom Umsetzer CPS3 am Leiter 13 kommende Signalisations-Bitoktett des Systems PCM2 übertragen.

Empfangsseitig empfängt der Regenerator LR (Fig.4) von der Leitung über einen Leiter 16 den in ADPCM1+2 kodierten Bitfluß, er ; führt dessen Regeneration, durch und extrahiert außerdem das Signal; X der Frequenz 2048 kHz, das an den Zeitgeber BTR abgegeben wird.;

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In diesem Zeitgeber führt das Signal X zur Erzeugung eines Zeit- i signals E der elementaren Bittaktung, das die anschließenden Vor-! gänge steuert.

Sofern das Netzwerk, in das die erfindungsgemäße Schaltungsanordnung eingefügt ist, in besonderer Weise synchronisiert ist, kann das Signal X das in Fig. 1 mit CK bezeichnete Grund-Taktsignal darstellen.

Ersichtlich ist vor und hinter der Leitung in der erfindungsgemäßen Schaltungsanordnung wenigstens ein durch einen Sender dargestelltes System entsprechend dem in Fig. 1 schematisch dargestellten Sender und ein durch einen Empfänger dargestelltes System entsprechend dem in Fig. 4 schematisch dargestellten Em- : pfanger notwendig. Wird hierbei das Grund-Taktsignal CK (Fig.1) ; vom Sender des Systems in irgendeiner bekannten Weise herge- j stellt, so kann es notwendig sein, mit diesem Signal den Sender : eines weiteren Systems zu synchronisieren. Dies wird bei der er-; findungsgemäßen Schaltungsanordnung ohne zusätzliche Leitung re- ; alisiert, indem einfach als Taktsignal des zweiten Senders in der! bereits beschriebenen Weise das Signal X (Fig.4) verwendet wird, j das direkt aus der Leitung vom End-Regenerator LR erhalten wird, \ der empfangsseitig in diesem zweiten System angeordnet ist. ■■

Der vom Regenerator LR regenerierte Bitfluß wird über Leiter 17, j , 18 und 19 zum Serien-Parallel-Umsetzer CR, zur Synchronerkennungsjschaltung RSR bzw. zu den Schieberegistern RS1 und RS2 geleitet. \

\ Die Schaltung RSR gleicht genau den Schaltungen RST1 und RST2 der; Sendeseite und kann aus dem ankommenden Bitfluß die reihenfolgen-j

, richtige und alternierende Folge der Rahmensynchronisierwörter A und B erkennen, wobei sie, wenn das Synchronisierwort A zum zweiten Mal regeneriert und erkannt worden ist, an den Zeitgeber BRT

\ das Signal T1 abgibt, das dort die Erzeugung aller Zeitsignale j für den Empfänger in Gang setzt.

J Der Umsetzer CR führt die Serien-Parallel-Umsetzung der eingangsseitig über den Leiter 17 empfangenen Bits durch und erzeugt aus-

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gangsseitig auf einer Verbindung 20 vier auf jeden der Kanäle des Systems ADPCM1+2 bezogene parallele Bits für den Dekoder DEC. Der Umsetzer CR wird für die serielle Einspeicherung der einlaufenden Bits durch das Taktsignal E und ausgangsseitig für die Abgabe der -vier parallelen Bits durch das Signal S1 (Fig.5), das vom Zeitgeber BTR erzeugt wird, zeitgesteuert.

An den parallel vom Umsetzer CR empfangenen Bits führt der Deko- ^;der DEC auf der Basis der vom Signal S1 durchgeführten Zeitsteuerung die übliche ADPCM-Dekodierung durch und erzeugt ausgangsseitig, und zwar auf einer Verbindung 21, zwölf dekodierte lineare Bits für jedes empfangene Bitquartett.

Der Bit-Verdichter COM wandelt die von der Verbindung 21 empfangenen zwölf linear kodierten Bits in acht PCM-kodierte Bits um, die parallel auf Verbindungen 22 und 23 zu den Parallel-Serien-Umsetzern CPS4 bzw. CPS5 laufen. Diese Umsetzer führen die Serialisierung der gleichzeitig an ihren Eingängen empfangenen Bits unter Steuerung durch die Zeitsignale E und S2 bzw. S3 durch. Im einzelnen tastet das Signal E (Fig.5) die serielle Bitemission auf ^: Leiter 24 bzw. 25, während die gegeneinander um vier Bitzeiten phar senverschobenen Signale S2 und S3 das bereits beschriebene alternierende eingangsseitige Einspeichern der Bitoktetts in der Folge eines Oktetts je Kanal-Zeitlage durchführen. Hierbei kommt heraus, daß die Kanäle der Systeme PCM1 und PCM2, die so getrennt

werden, gegeneinander um vier Bits verschoben sind. :

Es ist darauf hinzuweisen, daß zur Durchführung der Parallelisie- .

, rung der Bits im Umsetzer CR aufgrund der Laufzeit im Dekoder DEC ; und im Verdichter COM die beiden im Empfänger nach Fig. 4 erzeug- j ; ten Systeme PCM1 und PCM2 in Bezug zum System ADPCM1+2, das vor j

! DEC und COM vorhanden ist, um acht Bitzeiten verzögert sind. In- j folgedessen ist, wie in den drei letzten Zeilen von Fig. 3 darge-

i stellt ist, das System PCM1 um eine 8-Bit-Zeit in Bezug zum System ADPCM1+2 und das System PCM2 um eine (8+4)-Bitzeit in Bezug zu jenem System verschoben.

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Diese Verzögerung und die Tatsache, daß in den Rahmen des Systems; ADPCM1+2 die beiden Oktetts SE1 und SE2, die die auf die Systeme : PCM1 bzw. PCM2 bezogene Signalisation führen, unmittelbar auf- ; einanderfolgen und wie in Fig. 3 dargestellt angeordnet sind, machen es erforderlich, daß das Oktett SE1 für den Rahmenzusammensetzer FT2 um acht Bits später, als die Zeitlage, die es im Rahmen ADPCM1+2 innegehalten hat, zur Verfügung steht, um in den aus* gehenden PCM1-Rahmen eingesetzt zu werden; analog muß das Oktett SE2 dem Rahmenzusammensetzer FT3 um vier Bitzeiten später als die Zeitlage, die es im Rahmen ADPCM1+2 innegehabt hat, zur Verfügung stehen, um in den ausgehenden Rahmen PCM2 eingesetzt zu werden.

Diese Verzögerungen werden mit Hilfe der Schieberegister SR1 und SR2 bewirkt, die hinsichtlich der vom Leiter 19 empfangenen Bit-Quartetts als Verzögerungsstrecken von acht bzw. vier Bitzeiten wirken. Die vom Register SR1 ausgehenden Bits werden über einen Leiter 26 zum Rahmenzusammensetzer FT2 geleitet und die vom Register SR2 ausgehenden Bits werden über einen Leiter 27 zum Rahmenzusammensetzer FT3 geleitet. ·

Der Synchronisierwortgenerator GSR liefert an die Rahmenzusammen-i setzer FT2 und FT3 mit der Frequenz von 8 kHz, nämlich zu jeder ; Rahmenzeit, das richtige Rahmensynchronisierwort A und B aufgrund der booleschen Pegel "1" bzw. "0" des Signals F11, wobei diese Pegel genau alternierend in jedem Rahmen auftreten. Die Rahmenzusammensetzung wird von den Zusammenset ζ er η FT2 und FT3 aufgrund! des empfangenen Bitflusses und der durch die Signale F7, F8, F9, F10, F12 und F13 (Fig.6) betriebenen Zeitsteuerung durchgeführt.

Der Rahmenzusammensetzer FT2 empfängt vom Generator GSR zum Beginn der ersten Kanal-Zeitlage TCO (Fig.6) das Synchronisierwort A oder B, das das erste Oktett des Systems PCM1 bildet. Der Durchlaß dieses durch das Signal F11 ermöglichten Worts erfolgt aufgrund des Pegels "1" des Signals F7. Zu Beginn der zweiten Zeitlage TC1 ändert das Signal F7 seinen Wert zu "0" und der wei-j tere Durchlaß des Synchronisierworts wird gesperrt. Gleichzeitig

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; - 22 -

■ nimmt das Signal F12 den Pegel "1" an und ermöglicht den Durchlaß der vom Umsetzer CPS4 kommenden Sprachbits. Diese Bits bilden die ersten 15 Sprachkanäle, die in den Zeitlagen TC1 bis TC5 (Fig.3,6) des Rahmens PCM1 enthalten sind. Am Ende der Zeitlage TC15 geht das Signal F12 auf den Pegel "O" über und sperrt den Durchlaß der Sprachbits. Gleichzeitig nimmt das Signal F8 den Wert "1" an und öffnet den Durchfluß für die Signalisationsbits, die vom Schieberegister SR1 kommen. Die von diesem Register durchgeführte Verzögerung um 8 Bitzeiten führt dazu, daß die Bits genau in die Zeitlage TC16 des Rahmens des Systems PCM1 eingefügt werden. Am Ende der Zeitlage TC16 geht das Signal F8 wieder auf den Pegel ¹¹O" und sperrt den weiteren Signalisationsbitfluß. Gleichzeitig kommt wieder das Signal F12 auf den Pegel "1" und öffnet wieder den Zugang zu den vom Umsetzer CPS4 kommenden Sprachbits, die die verbleibenden 15 Sprachkanäle bilden, die in den Zeitlagen TC17 bis TC31 des Rahmens des Systems PCM1 enthalten sind. Am Ende der Zeitlage TC31 wird das Signal F12 wieder zu "0" und das Signal F7 wird wieder zu "1", so daß die nächstfolgende Periode beginnt.

Ein analoger Vorgang spielt sich im Rahmenzusammensetzer FT3 ab, der ausgangsseitig das System PCM2 abgibt, das, wie beschrieben, gegenüber dem System PCM1 um 4 Bits verschoben ist. Die den Signalen für den Zusammensetzer FT2 analogen Signale für den Zusammensetzer FT3 sind das Signal F9, das den Durchlaß des vom Generator GSR kommenden Rahmensynchronisierworts zuläßt; das Signal F13, das den Durchlaß der vom Umsetzer CPS5 kommenden Sprachbits zuläßt; und das Signal F10, das den Durchlaß der Signalisationsbits zuläßt. Ersichtlich ist nur das Zeitverhalten der Signale F9, F10 und F13 analog dem Verhalten der Signale F7, F8 bzw. F12. Die beiden Signalgruppen sind gegeneinander in Übereinstimmung mit der im Zusammenhang mit den Systemen PCM1 und PCM2 beschriebenen Verschiebung verschoben. In Fig. 6 sind die ; beiden Signalgruppen zur einfacheren Darstellung wie gleichpha- ; sig übereinander dargestellt, so daß also Fig. 6 für jedes der _; beiden Systeme PCM1 und PCM2, die als Zeilenbezeichnungen ange- j

: geben sind, betrachtet werden muß. j

- Patentansprüche - 23— }

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Claims (9)

1. ^O I üb I /

   Patentansprüche

   (1.)Verfahren zum digitalen übertragen von zwei PCM-Systemen mit
   digitaler Differenzmodulation und adaptiver Quantisierung, dadurch gekennzeichnet, daß man zur Übertragung von 58 Sprachkanälen mit der genormten Übertragungsgeschwindigkeit von 2048
   kbit/s sendeseitig zwei PCM-Systeme (PCM1,PCM2) zu einem einzigen ADPCM-Systern (ADPCM1+2) verdichtet und empfangsseitig
   das ADPCM-System in zwei PCM-Systeme aufspaltet, wobei man die: Verdichtung durch das Umsetzen von Sprachbitoktetts der PCM- ; Systeme in Sprachbitquartetts des ADPCM-Systems und das Auf- , spalten durch genau entgegengesetztes Vorgehen durchführt. '■
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß man die·

   sendeseitige Verdichtung durch eine aus den folgenden Verfah- j rensschritten bestehende Verarbeitung der Bitoktetts der PCM- j Kanäle durchführt: !

   - Parallelisierung der Bitoktetts jedes Kanals(durch CT1,CT2);:

   - Ausrichten der beiden Systeme aufeinander durch getrenntes : Einspeichern (in MT1, MT2) der Oktetts der beiden PCM-Syste-; me unter voneinander unabhängiger Steuerung (durch C11,C21)
   des Einschreibens und durch eine Steuerung der gleichzeitigen Auslesung (durch C12) zum ausgangsseitigen Abgeben der >

   ! Oktetts; !

   :

   - Serialisieren der zu den beiden PCM-Systemen gehörenden pa- '■ ; rallelen Bitoktetts mit einer starren Bitfolge gleichnamiger!

   Kanäle durch alternierendes Aufnehmen der Oktetts vom einen ;

   ■ oder vom anderen der beiden PCM-Systeme (durch MX3); j

   ι ■ -

   j - Kodieren der Bitoktetts von den PCM-Bitoktetts zu ADPCM-

   ! Bitquartetts (in EX, COD);

   j - Serialisieren der Bitquartetts (in CPS1).
3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
   man das empfangsseitige Aufspalten durch eine aus den folgen-

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   den Verfahrensschritten bestehende Verarbeitung der Bitquar- ; tetts des ADPCM-Systems durchführt: ;

   - Parallelisieren der Bitquartetts (durch CR);

   - Dekodieren der empfangenen ADPCM-Bitquartetts zu PCM-Bitoktetts (durch DEC, COM);

   - Aufspalten dieser Oktetts in zwei Systeme durch alternierendes paralleles Einspeisen der aufeinanderfolgenden Bitoktetts in Umsetzer (CPS4, CPS5) und Abnehmen der seriellen Bits an den Ausgängen.
4. 4. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 2, dadurch gekennzeichnet, daß zum Verarbeiten der von parallelisierenden Umsetzern (CT1,CT2) parallelisierten und über Speicher (MT1,MT2) aufeinander ausgerichteten Systeme und zum Zusammensetzen des gegebenen ADPCM-Rahmens ein erster Rahmenzusaitimensetzer (FT1) eingangsseitig mit einem ersten Synchronisierwortgenerator (GST) und drei Parallel-Serien-Umsetzern (CPS1,CPS2,CPS3) verbunden ist, jeweils zur rechten Zeit ein vom ersten Synchronisierwortgenerator (GST) erzeugtes Rahmensynchronisierwort (A,B), vom ersten Umsetzer (CPS1) kommende Sprachquartetts und vom zweiten und dritten Umsetzer (CPS2,CPS3) kommende Signalisationsoktetts (SE1,SE2) extrahiert und in das ausgehende System das Rahmensynchronisierwort, eine erste Gruppe von Sprachquartetts, die auf die beiden PCM-Kanäle bezogenen Signalisationsoktetts und die verbleibende Gruppe der Sprachquartetts einsetzt. :
5. 5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, ■ daß sendeseitige Einrichtungen (RST1 ,RST2), die den Rahmensynchronismus erkennen, mit einem ersten Zeitgeber (BTT) verbunden sind und in ihm die Erzeugung von Signalen (B2,B'2) des erkannten Synchronismus in Gang setzen, die sowohl die beiden parallelisierenden Umsetzer (CT1,CT2) für die empfangenen Bits als auch die Speicher (MT1,MT2) für diese Bits zeitsteuern.

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6. 6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Synchronisierwortgenerator (GST) in das Synchronisierwort die Ausgangsinformation (R1,R'1) der Einrichtungen (RST1,RST2) zur Rahmensynchronismuserkennung über die erfolgte oder nicht erfolgte Erkennung des Rahmensynchronismus einfügt.
7. 7. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 3, dadurch gekennzeichnet, daß empfangsseitig zum Zusammensetzen der beiden PCM-Rahmen ein zweiter und ein dritter Rahmenzusammensetzer (FT2,FT3) eingangsseitig mit einem zweiten Synchronisierwortgenerator (GSR), einem vierten bzw. einem fünften Parallel-Serien-ümsetzer (CPS4_/CPS5) und zwei Zwischenspeichern (SR1,SR2) verbunden sind und jeweils zur rechten Zeit in das jeweilige ausgehende System ein vom Synchronisierwortgenerator (GSR) erzeugtes Synchronisierwort (A,B), eine vom vierten und vom fünften Umsetzer (CPS4,CPS5) serialisierte und extrahierte erste Gruppe von Sprachoktetts, ein aus dem empfangenen ADPCM-Syεtem extrahiertes und zeitlich auf den ihm, zustehenden Kanal des zu bildenden Rahmens abgestimmtes Signalisationsoktett (SE1,SE2) und die verbleibende Gruppe der vom vierten und vom fünften Umsetzer (CPS4,CPS5) extrahierten Sprachoktetts einsetzt.
8. 8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß eine entsprechende Einrichtung (LR) aus dem eingehenden ADPCM-System die Grundfrequenz von 2048 kHz (X) zum Tasten des Betriebs der Vorrichtungen für das Aufspalten des ADPCM-Systems in zwei PCM-Systeme extrahiert.
9. 9. Schaltungsanordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß eine den empfangsseitigen Rahmensynchronismus erkennende Einrichtung (RSR) mit einem zweiten Zeitgeber (BTR) verbunden ist und in ihm bei erkanntem Synchronismus durch ein Signal (T1) das Abgeben sämtlicher Zeitsignale für die nachgeschalteten Vorrichtungen in Gang setzt.

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