DE2616617C3 - Verfahren und Schaltungsanordnung zum digitalen Übertragen von zwei PCM-Systemen - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zum Übertragen von zwei PCM-Systemen mit digitaler Differenzmodulation und adaptiver Quantisierung.

Bekanntlich können durch Verwendung der bekannten digitalen Übertragungsverfahren wie beispielsweise des Pulskodemod'ilations-Verfahrens (PCM-Verfah-

rens) je System 30 Sprachkanäle mit der genormten Übertragungsgeschwindigkeit von 2048 kbit/s übertragen werden. Es ist aus der Theorie bekannt, daß eine verminderte Anzahl von Bits zum Kodieren von Spiachsignalen ohne Veränderung der Übertragungsqualität ausreicht, wenn die Differenzkodierung und die adaptive Quantisierung gleichzeitig angewandt werden. Diese Techniken werden neuerdings in der Fernsprechtechnik angewandt und werden allgemein mit ADPCM (adaptive Differenz-Puls-Kode-Modulation) abgekürzt. Die Differenzkodierung bringt im Vergleich zur einfachen PCM-Kodiening den Vorteil, auf die Leitung Signale zu geben, die eine niedrigere dynamische Amplitude aufweisen, während die adaptive Quantisierung eine bessere Ausnutzung des Quantisierers der Übertragungsanordnung ermöglicht

Bei der Lösung des Problems, die Übertragungskapazität zu erhöhen, hat sich die Verwe-.dung von Delta-Kodes (Δ) der adaptiven Art als geeignet erwiesen. Diese Kodes sind Differenzkodes analog der ADPCM-Technik, sie erfordern jedoch bei gleicher Übertragungsgeschwindigkeit vierfache Abtastfrequenzen. Anordnungen dieser Art, die mit bereits bestehenden PCM-Anlagen verbunden werden sollen, erfordern die Verwendung von besonderen Zwischenschaltungen, nämlich Interpolieren!, was die Kosten urd die Komplexität, der Sendeeinrichtung erhöht.

Demgegenüber sollen durch das Verfahren und die Schaltungsanordnung nach der Erfindung die Kapazität der PCM-Systeme von 30 auf 58 Sprachkanäle erhöht und gleichzeitig die Abtastfrequenz mit 8 kHz unverändert gelassen werden. Das erfindungsgemäße Verfahren ist dadurch gekennzeichnet, daß man zur Übertragung von 58 Sprachkanälen mit der genormten Übertragungsgeschwindigkeit von 2048 kbit/s sendeseitig zwei PCM-Systeme zu einem einzigen ADPCM-System verdichtet und empfangsseitig das ADPCM-System in zwei PCM-Systenie aufspaltet, wobei man die Verdichtung durch das Umsetzen von Sprachbitoktetts der PCM-Systeme in Sprachbitquartetts des ADPCM-Systems und das Aufspalten durch genau entgegengesetztes Vorgehen durchführt Die aus dem Verfahren resultierende erfindungsgemäße Schaltungsanordnung kann ihrer Natur nach in jede PCM-Sendevorrichtung eingesetzt werden. Sie bringt niedrige Kosten und eine einfache Wartung mit sich, da sie durch verhältnismäßig einfache Mittel dargestellt werden kann.

Durch die Lösung gemäß der Erfindung kann die Anzahl der für jede Sprachabtastung übertragenen Bits von 8 auf 4 erniedrigt werden, wobei die genormte Abtastfrequenz der 8-kHz-Sprachsignale unverändert bleibt. Man kann also mit einem einzigen Bitoktett die auf zwei Sprachkanäle bezogene Information übertragen, die bei herkömmlichen PCM-Anordnungen zwei Bitoktetts benötigt. Somit ist die Übertragungskapazität je PCM-System nahezu verdoppelt, indem bei gleicher Übertragungsgeschwindigkeit die Kapazität von 30 auf 58 Sprachkanäle erhöht ist.

Gemäß der Erfindung kann eine Rahmen- und eine Mehrfachrahmen-Übertragungsstruktur gleich derjenigen für die übliche europäische PCM-Übertragung entsprechend den gegenwärtigen CEPT-Normen angewandt werden. Im einzelnen können die Rahmendauer (125 μβ), die Zahl (16) der einen Mehrfachrahmen bildenden Rahmen und die Rahmen um Rahmen alternierend auftretenden Synchronisierwörter, die allgemein mit A und B bezeichnet werden, gleich sein. Außerdem können die beiden die Signalisation führenden Kanäle, nämlich einer für jedes der beiden ursprünglichen PCM-Systeme, aus den PCM-Systemen herausgenommen werden und unverändert in den von der erfindungsgemäßen Anordnung übertragenen ADPCM-Rahmeti eingesetzt werden.

Weitere Ausbildungen der Erfindung ergeben sich aus den Unteransprijchen.

Die Erfindung wird in der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels unter Bezug-ο nähme auf die Zeichnung näher erläutert. Es zeigt

F i g. 1 einen Blockschaltplan der Sendeseite des Ausführungsbeispiels,

F i g. 2 und 3 vergleichende Diagramme der verschiedenen Zeitsignale der Sendeseite nach F i g. 1,

Fig.4 einen Blockschaltplan der Empfangsseite des Ausführungsbeispiels,

F i g. 5 und 6 vergleichende Diagramme der verschiedenen Zeitsignal der Empfangsseite nach F i g. 4.
Zur Schaltungsanordnung nach Fig. 1 gehör! ein Grund-Zeitgeber BTT, der auf der Basis eines Grund-Taktsignals CK von 2048 kHz alle Zeitsignale und Ansteuerungssignale erzeugt, die für den Betrieb der sendeseitigen Schaltung benötigt werden. Die Charakteristiken dieser Signale werden später unter Bezugnahme auf die Fig. 2 und 3 beschrieben. Die Ausführung des Zeitgebers BTT braucht nicht im einzelnen beschrieben zu werden, da sie zur üblichen Fachtechnik gehört und schaltungsmäßig auf unterschiedliche Weise gelöst werden kann.

Die Anordnung ist an zwei PCM-Systeme PCM I und PCM 2 angeschlossen, die mit dem sendeseitigen Zeitgeber BTT synchronisiert sind. Diese beiden Systeme befördern charakteristisch 29 Sprachkanäle. Der Kanal, der als nächster dem die Signalisation führenden Kanal folgt, wird hier nicht verwendet und wird im folgenden als »leerer« Kanal bezeichnet.

An die PCM-Systeme PCWl und PCM2 schließt jeweils ein üblicher Regenerator RTi bzw. RT2 zum Regenerieren von deren Bitfluß an. Beim Regenerieren der Bits führen die Regeneratoren RTi und RT2 in bekannter Weise die erforderlichen Transformationen aus, um die Spann<jngspegel der empfangenen Bits den für die Schaltungsanordnung erforderlichen booleschen Pegeln anzupassen. Außerdem betreiben sie die erforderliche Ziffernausrichtung der regenerierten Bits. Sie werden von einem vom Zeitgeber ÖTTkommenden Zeitsignal B 1 zeitlich gesteuert.

Zwei Synchronerkennungs-Schaltungen RST1 und RST2 sind in der Lage, die gegenseitige Ausrichtung der Rahmen, also die Rahmensynchronisierwörter der beiden Systeme PCM 1 bzw. PCM2, zu erkennen. Sie senden entsprechend an den Zeitgeber ßTTStart- oder Hemmsignale R1, R' 1, deren Funktionen später beschrieben werden. Die Schaltungen RST \ und RST2 sind ebenfalls vom Zeitsignal B1 synchronisiert.

Den seriellen Bitfluß der Systeme PCMX und PCM2 empfangen zwei übliche Bit-Parallelumsetzer CTl bzw. CT2, die ihn für jeden Kanal in acht parallele Bits, also parallele Bitoktetts, umsetzen. Die Parallelumsetzer CTl und CT2 sind eingangsmäßig durch das Zeitsignal 51 und ausgangsseitig durch Zeitsignale B2 bzw. ff 2 zeitgesteuert. Zwei Schreib-Lese-Speicher MTX und MTI von bekannter Bauart haben jeweils ein Fassungsvermögen von 32 8-Bit-Wörtern.

Jedes der 32 Bit-Oktetts der Systeme PCM 1 und PCM2 ist fest einem bestimmten der 32 8-Bit-Wörter der Speicher MTX und MT2 über ein Schreibadressiersystem zugeordnet, das, wie noch beschrieben wird,

durch die Phase der Erkennung der Rahmensynchronisierwörter in den Systemen PCMX und PCM2 durch die Synchronerkennungs-Schaltungen RSTX bzw. RST2 gesteuert wird. Auch die Speicher MT\ und MT2 empfangen die Zeitsignale B 2 und ff 2.

Drei übliche 32-Modul-Zähler CIl, C12 und C21 arbeiten folgendermaßen: Der Zähler C12 liefert Leseadressen sowohl an den Speicher MTX als auch an den Speicher MT2 und wird einmal für insgesamt auf Null gestellt, wenn das System angelassen wird; das Anlassen wird durch einen handbetätigten Starter Z durchgeführt, der gemäß der Zeichnung mit dem Zeitgeber BTTverbunden ist. Der Zähler C12 wird von einem Signal S3, das ebenfalls vom Zeitgeber RTT kommt, bei jeder Kanal-Zeitlage um 1 erhöht. Auf diese Weise tastet der Zähler C12 die Leseadresse in der Reihenfolge ab.

Die Zähler CIl und C21 liefern an die Speicher MTI bzw. MT2 Schreibadressen. Sie werden durch zwei Signale R 2, R' 2 auf Null gestellt, die vom Zeitgeber BTT erzeugt werden, wenn die Rahmenübereinstimmung erkannt wird, und werden mit Hilfe der beiden Signale B 2 bzw. ff 2 aufeinanderfolgend um 1 erhöht, wodurch sie die Schreibadressen abtasten.

Zwei übliche Multiplexer MX X und MX 2 mit jeweils zwei Eingängen und einem Ausgang haben die Aufgabe, den Speichern MVl bzw. MT2 entweder die Leseadressen oder die Schreibadressen weiterzugeben. Die Leseadressen kommen vom Zähler C12, der an einen der Eingänge angeschlossen ist, und die Schreibadressen kommen von den Zählern CIl bzw. C21, die an den anderen Eingang Angeschlossen sind. Die Multiplexer MX X und MX 2 werden durch die vom Zeitgeber BTT kommenden Zeitsignale B 2 bzw. ff 2 gestellt.

Zwei übliche 8-Bit-Register BFl und BF2 dienen als Pufferspeicher für die soeben in den Speichern MTI bzw. MT2 gelesenen Bitoktetts. Das Auslesen aus diesen Registern erfolgt unter Steuerung durch ein vom Zeitgeber BTTerzeugtes Signal B 4.

Ein Multiplexer MX3 von an sich bekannter Bauart mit zwei Eingängen und einem Ausgang nimmt alternierend die Bitoktetts der Systeme PCMX und PCM 2 unter Steuerung durch ein vom Zeitgeber BTT kommendes Signal Fl auf und überträgt sie in alternierender Folge zu seinem Ausgang. Ein üblicher expandierender Bit-Vervielfacher EX stellt die ursprüngliche lineare Kodierung der Sprachabtastungen wieder her, indem er jedes PCM-Bitoktett in ein 12-Bit-Wort umwandelt. Dieser Vorgang ist aufgrund der noch beschriebenen Art der Signalverarbeitung notwendig. Der Vervielfacher EX arbeitet nach einer Vorschrift, die derjenigen Vorschrift genau komplementär ist, durch die das PCM-Signal durch Kompression von 12 auf 8 gleiche Bits gebildet wurde.

Ein ADPCM-Kodierer COD bewirkt an den vom Vervielfacher EX linearisierten Bits eine ADPCM-Differenzkodierung, also eine Differenzkodierung mit einer Quantisierung, die automatisch an den kurzzeitgeschätzten Wert der zu quantisierenden Signalleistung angepaßt wird.

Kodierer dieser Art sind an sich bekannt, beispielsweise kann im vorliegenden Zusammenhang ein derartiger Kodierer in der aus der DE-OS 24 03 597 bekannten Art eingesetzt werden, oder der aus dem Papier »Prototipo di Laboratorio di PCM Differenziale con Adattamento del Passo di Quantizzazione per Transmissioni Vocali« von M. Copperi und L N e b b i a, veröffentlicht in den Proceedings der »XXI Rassegna lnternazionale Elettronica e Nucleare« abgehalten in Rom im März 1974, bekannten Art. De dort beschriebene Kodierer ist für den Betrieb mit nur einem einzigen Kanal vorgesehen. Für einen Betrieb in Rahmen der Erfindung ist es erforderlich, ihn entspre chend anzupassen, indem einfache und dem Fachmann naheliegende Maßnahmen durchgeführt und er so füi einen Betrieb in Zeitteilung für 58 Sprachkanäle eingerichtet wird. Der Kodierer COD wird auf NuI gestellt, wenn die Anordnung mit Hilfe des schon erwähnten Starters Z angelassen wird. Die relativen Verarbeitungszeiten werden durch ein vom Zeitgebei BTT erzeugtes Signal B 5 getastet. Als Folge der vom Kodierer COD an den eingangsseitig empfangenen 12 parallelen Bits durchgeführten ADPCM-Kodierung werden ausgangsseitig vier parallele Bits erhalten unc einem üblichen 4-Bit-Parallel-Serien-Umsetzer CPSX eingespeist, der eingangsmäßig vom Signal S5 unc ausgangsmäßig vom Signal B X gesteuert wird.

Ein Synchronisierwort-Generator GST erzeugt die Rahmensynchronisierwörter A und B. Sein Betrieb wire durch das Signal B 1 zeitgesteuert. Er empfängt vorr Zeitgeber BTT ein Signal F2, das, wie aus Fig.2 ersichtlich ist, steuert, daß die Wörter A und B einandei alternierend folgen. Außerdem empfängt der Generator GSTvon den Synchronerkennungs-Schaltungen RSTX und RST2 die Start- und Hemmsignale R X bzw. R' X zi seiner Information, ob diese Schaltungen den Synchro nismus in den einlaufenden PCM 1- bzw. PCM2-Flüsser gefunden haben oder nicht.

Ein übliches UND-Glied P läßt das an einem seiner Eingänge anliegende Signal BX zu seinem Ausgang durch, wenn ein vom Zeitgeber BTT erzeugte; Ansteuersignal F6 an seinem anderen Eingang anliegt so daß B1 dann zu einem Parallel-Serien-Umsetzei CPS 3 weiterläuft. Der Parallel-Serien-Umsetzer CPS 3 und ein weiterer derartiger Umsetzer CPS 2 sind analog dem Parallel-Serien-Umsetzer CfSl aufgebaut, sif haben jedoch statt vier acht Bits. Sie geben ausgangssei tig seriell die die Signalisation der beiden Systeme PCMX bzw. PCM 2 führenden Wörter ab und werder eingangsseitig durch ein gemeinsames Signal Bi gesteuert. Während CPS 2 ausgangsseitig immer vom Signal BX zeitgesteuert wird, wird CPS3 vom an Ausgang des UND-Glieds P vorhandenen Signa zeitgesteuert. Am Ausgang von P tritt das Signal S1 se lange auf, als am anderen Eingang von P das Signal Ff anliegt. Das ausgangsseitige Zeitverhalten des Umset zers CPS 3 wird also durch die Anwesenheit des Signal; F6 bestimmt. Wie noch genauer dargestellt wird, kanr hierdurch das Signalisationswort des Systems PCM 2 zurückgehalten werden, bis die richtige Zeit für seint Einsetzung in den ADPCM-Rahmen kommt

Ein Rahmenzusammensetzer FTi hat die Aufgabe jeweils zur rechten Zeit in jeden Rahmen die Synchronisierwörter A oder B, die vom Generator GSl kommen, die vier auf jeden Sprachkanal bezogenen Bits die vom Umsetzer CPS1 kommen, und die Signalisa tionswörter der beiden Systeme PCM 1 und PCM 2, die von den Umsetzern CPS 2 bzw. CPS 3 kommen einzusetzen. Diese Vorgänge werden von einei Mehrzahl von Zeitsignalen F3, FA, F5 und
gesteuert

Die Zusammenschaltung der aufgezählten Einzel schaltungen zur gesamten Schaltungsanordnung ist wie in F i g. 1 dargestellt

Wie gesagt, erzeugt der Zeitgeber ß7Tdie im Verlaul der Beschreibung nacheinander genannten Signale

deren Charakteristiken im folgenden unter Bezugnahme auf Fig. 2 und 3 beschrieben werden. In Fig. 2 zeigen mit 7Tund TCbezeichnete Zeilen allgemein die zeitliche Folge von Rahmen bzw. Kanal-Zeitlagen eines PCM-Systems. Hierbei sind beispielhaft die beiden ersten aufeinanderfolgenden Rahmen TTO und 7Tl sowie 32 Kanal-Zeitlagen TCO... TCZX, die in jedem Rahmen enthalten sind, dargestellt. Das Grund-Zeitsignal ist das Signal Sl, das konstant die elementare Bitzeit tastet.

Die Signale Bl, B 2, B3 und 54 bestehen aus Impulsen, die mit Kanalfrequenz erzeugt werden. Während die Signale 53 und B4 konstant erzeugt werden, werden die Signale B2 und ff 2 nur dann erzeugt, wenn von den Synchronerkennungsschaltungen RST1 bzw. RST2 (F i g. 1) die Signale R 1 bzw. R' 1 erzeugt worden sind. Diese in F i g. 2 nicht dargestellten Signale haben den Wert »1«, wenn die Erkennung der Rahmenübereinstimmung stattgefunden hat, und haben den Wert »0«, wenn die Erkennung nicht stattgefunden hat. Die in ihrer Art gleichen Signale B3 und Ö4 sind um eine Bitzeit gegeneinander verschoben, da sie den Zähler C12 und die Register BFi und BF2 zeitlich steuern müssen, die aufeinanderfolgend arbeiten.

Das Signal B5 besteht aus Impulsen, die mit einer gegenüber der Kanaifrequenz doppelten Frequenz erzeugt werden, so daß es zwei Impulse für jeden Kanal aufweist, nämlich einen Impuls für das 4. Bit und einen für das 8. Bit jedes Kanals.

Das Signal Fl weist während der gesamten von den ersten vier Bits jedes Kanals eingenommenen Zeit den Wert »1« auf und während der gesamten von den übrigen vier Bits desselben Kanals eingenommenen Zeit den Wert »0« auf, wodurch es den Multiplexer MX 3 entweder auf das System PCM 1 oder auf das System PCM2 schaltet. Das Signal F2 hat für die gesamte Dauer eines Rahmens den Wert »1« und für die Dauer des nachfolgenden Rahmens den Wert »0« und bewirkt so das Alternieren der Rahmensynchronisierwörter A und B.

In Fig.3 sind wie in Fig.2 wiederum die beiden ersten aufeinanderfolgenden Rahmen TTO und 7Tl des üblichen PCM-Systems und die 32 Kanal-Zeitlagen 7UO, TCl ... TC31, die sich auf jeden der Rahmen beziehen, angedeutet.

Das Signal 56 besteht aus einem Impuls, der vom Zeitgeber BTT zu Beginn der Zeitlage TC16 erzeugt wird und die Signalisation für die beiden Systeme PCMl und PCM 2 durchführt, wenn diese die Register BFl und BF2 verlassen. Das Signal 56 bewirkt hierbei das Einspeichern des Synchronisationsworts der Systeme PCMX und PCM 2 in die Parallel-Serien-Umsetzer CPS 2 bzw. CPS 3.

Das Signal F3 nimmt den booleschen Wert »1« zu Beginn jeder Rahmenzeit an und behält ihn für die gesamte Zeitlage TCO, währenddessen das Synchronisierwort A oder θ zur Herstellung der Rahmenübereinstimmung erzeugt wird. Das Signal F4 hat den booleschen Wert »1« für die gesamte Dauer der Sprachoktetts, also für die Kanal-Zeitlagen TCl bis TC15 und TC18 bis TC31, und hat während der übrigen Kanal-Zeitlagen TCO, TC16 und TC17 den Wert »0«. Das Signal F5 hat den booleschen Wert »1« nur während der Kanal-Zeitlage TC16 in bezug zu den Signalisierungsoktetts der beiden PCM-Systeme und das Signal F6 hat den booleschen Wert »1« nur in der Kanal-Zeitlage TC17, die dem leeren Kanal entspricht

Die drittletzte Zeile des Diagramms nach F i g. 3 zeigt

schematisch und beispielhaft eine vom Sender ausgehende Rahmenstruktur ADPCM1 + 2. Die Synchronisierwörter A und B werden im ersten Oktett untergebracht. Die 15 folgenden Oktetts werden in 30 Kanal-Zeitlagen TCl ... TC'30 aufgeteilt, in den 30 Wörter von 4 Sprachbits, also 30 Quartelts, untergebracht sind. Die beiden unmittelbar der 30. Zeitlage TC 30 folgenden Oktetts sind mit Signalisation SE 1, SF 2 belegt, die sich auf die beiden Systeme PCM 1 und PCM2 bezieht. Die verbleibenden 14 Oktetts sind in 28 Zeitlagen TC'31 ... TC58 aufgeteilt, in denen 28 Wörter von je vier Sprachbits untergebracht sind. Es gibt also zusammengedrückt 58 Sprachquartetts, die 58 PCM-Kanälen entsprechen, zwei Signalisationsoktetts und ein Synchronisierwortoktett.

Die beiden letzten Zeilen .zeigen die Rahmen der beiden Systeme PCMl und PCM2, die aus der Empfangsseite ausgangsseitig abgehen, im Phasenvergleich mit dem Rahmen ADPCM1 +2.

Die empfangsseitige Schaltungsanordnung nach Fig.4 umfaßt einen üblichen Endstellen-Bit-Regenerator LR, der den von der Leitung empfangenen Bitfluß regeneriert und hiervon aufgrund bekannter Techniken die Grundfrequenz 2048 kHz als Signal X extrahiert. Dieses Signal X stellt das Zeitsignal für die nachfolgenden Schaltungen dar, indem es von einem Zeitgeber BTR aufgenommen und ausgewertet wird, der alle Zeitsignale und Überwachungssignale, die für die Empfängeranordnung erforderlich sind, auf der Basis der Grundfrequenz 2048 kHz erzeugt. Diese Signale werden später im einzelnen unter Bezugnahme auf F i g. 5 untersucht.

Eine Synchronerkennungs-Schaltung RSR erkennt die zeitliche Abstimmung der Rahmen zueinander und gleicht genau den Schaltungen RSTX, RST2 (Fig. 1) der Sendeseite. Die Schaltung RSR wird vom einem vom Zeitgeber BTR erzeugten Signal E zeitlich gesteuert und gibt an den Zeitgeber BTR ein Signal TX am Ende der Erkennung der durchgeführten zeitlichen Abstimmung ab.

Ein üblicher Serien-Parallel-Umsetzer CR setzt den eingangsseitig empfangenen seriellen Bitfluß unter Zeitsteuerung durch das Signal E in aus vier parallelen Bits gebildete Wörter um, die ausgangsseitig aufgrund einer durch ein Signal Sl gegebenen Zeitsteuerung auftreten, das vom Zeitgeber BTR erzeugt wird.

Ein ADPCM-Dekoder DFChat Dekodierfunktionen, die denen des Kodierers CODder Sendeseite (Fig. 1) genau komplementär sind. Der Dekoder DZfCempfängt die vom Umsetzer CA parallel abgegebenen 4-Bit-Wörter und gibt sie ausgangsseitig vom ADPCM-System dekodiert und in linearen 12-Bit-Kode kodiert ab. Der Dekodierer DEC empfängt vom Zeitgeber BTR das Zeitsignal S1 und wird beim Anlassen der Anordnung auf Null gestellt Dieses Anlassen findet mit Hilfe einer handbedienten Vorrichtung statt, die als mit dem Zeitgeber BTR verbundener Starter ZR dargestellt ist

Ein üblicher PCM-Bit-Verdichter COM bewirkt an den Bits jedes Kanals die erforderliche dynamische Kompression, indem er die zwölf eingangsseitig parallel empfangenen Bits in acht ausgangsseitig parallel abgegebene Bits umwandelt Die vom Verdichter COAi abgegebenen Bitoktetts werden abwechselnd zwei üblichen Parallel-Serien-Umsetzern CPS 4 und CPS5 eingespeist indem sie gleichzeitig an deren jeweiligen Eingängen anliegen und unter der Steuerung durch Zeitsignale S 2 bzw. S3 eingespeist werden, so da3 die Trennung der Bitflüsse hinsichtlich der beiden Systeme

PCMi und PCM 2 wiederhergestellt wird. Die Bit-zu-Bit-Zeitsteuerung wird durch das Signal ^durchgeführt.

Zwei Rahmenzusammensetzer FT2 und FT3 gleichen dem Rahmenzusammensetzer FTl nach Fig. 1. Diese Zusammensetzer setzen in die die Systeme PCM i bzw. PCM 2 bildenden Rahmen je nachdem das Synchronisierwort A oder B, die Sprach-Bit-Oktetts und das Signalisationsoktett ein. Eine Mehrzahl geeigneter Signale Fl und F9 steuert die Rahmensynchronisation in den beiden Rahmenzusammensetzern, andere Signale F8 und FlO die Signalisation und weitere Signale F12 und F13 den Fluß der Sprachbits. Diese Signale werden später im einzelnen unter Bezugnahme auf Fig. 6 beschrieben.

Zwei übliche Schieberegister SR 1 und SR 2 dienen als Verzögerungsstrecken, von den SR 1 ein 8-Bit-Register und SR 2 ein 4-Bit-Register ist und beide durch das Signal £ zeitgesteuert sind.

Hir< Synchronisierwort-Generator CSR erzeugt die Rahmensynchronisierwörter A und B, die für die beiden Systeme PCMl und PCM 2 erforderlich sind. Der Generator GSR ist von gleicher Art wie der Generator GST nach Fig. 1. Das alternierende Auftreten der Wörter A und B in den aufeinanderfolgenden Rahmen wird durch ein Signal FIl gegeben. Der Generator GSR wird durch das Signal Fzeitgesteuert.

Die beschriebenen Schaltungseinheiten sind, wie in Fig.4 dargestellt, zur gesamten Schaltungsanordnung zusammengeschaltet.

Wie erwähnt, erzeugt der Zeitgeber BRT die beschriebenen Signale, deren Charakteristiken im folgenden unter Bp'vgr.aiime auf die F i g. 5 und 6 erläutert werder.

Analog zur ersten Zeile in F i g. 3 zeigt F i g. 5 in einer Zeile TT die beiden ersten aufeinanderfolgenden Rahmen 7TO, TTl des Systems ADPCMi + 2, wobei jeder Rahmen 48 Sprachkanäle überträgt, denen jeweils Zeitlagen TCi, TC2, TC'3... TC58 zugeordnet sind, von denen jede ein 4-Bit-Wort umfaßt. Die elementare Bitzeit wird vom Taktsignal E getastet. Das Signal 51 besteht im wesentlichen aus einem Impuls, der in Übereinstimmung mit dem vierten Bit jedes Sprachworts in den Zeitlagen TC1... TC58 erzeugt wird. Die Signale S2 und S3, die nach der Umformung der ADPCM-Signale in PCM-Signale wirksam werden, bestehen jeweils aus einer Folge von Impulsen, die mit einer Frequenz von einem Impuls je acht übertragenen Bits erzeugt werden. Das Signal S3 ist um vier Impulse im Vergleich zum Signal S 2 phasenverschoben.

F i g. 6 zeigt analog zur F i g. 2 in der Zeile TT die beiden ersten aufeinanderfolgenden Rahmen TTO, TTl der Systeme PCM 1, PCM 2 sowie in der Zeile PCM 1,2, die Zeitlagen TCO ... TC31 der Kanäle jedes der Rahmen.

Die Signale Fl und F9 haben den booleschen Wert »1« für die gesamte Dauer des auf die Zeitlage TCO bezogenen Rahmensynchronisationsoktetts. Während dieser Zeit bleibt der boolesche Pegel »1« oder »0« des Signals FIl unverändert, so daß der Generator GSR alternierend die Wörter A und B an die Zusammensetzer FT2 und FT3 abgibt Ersichtlich ändert sich das Signal FIl vom Pegel »0« zum Pegel »1« und umgekehrt bei jedem übertragenen Rahmen.

Die Signale F8 und FlO haben denn booleschen Wert »1« für die gesamte Dauer der Signalisation, also für TC 16, der den Empfänger verlassenden PCM-Rahmen, und die Signale F12 und F13 haben den Wert »1« für die gesamte Dauer der Sprachkanäle, also für die Zeitlagen TCi bis TC15 und TCU bis T"C31, der den Empfänger verlassenden PCM-Rahmen.

Die gesamte Schaltungsanordnung arbeitet folgendermaßen:

Wegen der parallelen Verarbeitung der beiden Systeme PCMi und PCM 2 und somit der Symmetrie des Schaltplans nach Fig. 1 wird bei der Beschreibung der Sendeseite der Anordnung bevorzugt auf das System PCMX Bezug genommen. Die gleichen

ίο Betrachtungen können für das System PCM 2 angestellt werden, bis der Zusammensetzer FTl die Kompression der beiden Systeme in das einzige übertragene System ADPCMi + 2 durchführt.

Der Regenerator RTi (Fig. 1) empfängt an seinem mit einem Leiter 1 verbundenen Eingang den seriellen Bitfluß des Systems PCMl und erzeugt auf der Grundlage der Zeitsteuerung durch das Zeitsignal B1 (F i g. 2) ausgangsseitig auf Leitern 2 und 3 den regenerierten seriellen Fluß dieser Bits, der dem Parallelumsetzer Cn und der Synchronerkennungs-Schaltung RSTi eingespeist wird. Das Zeitsignal öl betreibt die Bit-um-Bit-Abtastung der Kanäle der Systeme PCM 1 und PCM 2.

Die Synchronerkennungs-Schaltung RSTi erkennt in dem vom Signal BX abgetasteten und eingangsseitig vom Leiter 3 empfangenen Bitfluß die in der Reihenfolge abwechselnde Folge der Rihmensynchronisierwörter A und B. Im einzelnen sendet RSTX nach dem Auffinden und nach dem Erkennen, daß das Wort A in dem vom Leiter 1 geführten Fluß zum zweitenmal aufgetreten ist, also nach dem ersten Erkennen des abwechselnden Auftretens der Wörter A, B, A, zum Zeitgeber ßTTdas Signal R X mit dem booleschen Pegel »1«, das im Zeitgeber die Erzeugung der Signale R 2 und B 2 in Gang setzt. Dies bewirkt, daß der gesamte vor dem Speicher MTX — und analog vor dem Speicher MT2 — liegende Teil der Anordnung nur dann für den Betrieb angesteuert wird, wenn die Erkennungs-Schaltung RSTX den Rahmensynchronismus erkannt hat,

was, wie gesagt, die Emission einer booleschen »1« im Signal R X bewirkt. Alle anderen Signale werden vom Zeitgeber ßTT in permanenter Weise erzeugt, jedoch hat das Senden bei Abwesenheit des Pegels »1« des Signals RX keine Konsequenzen. Wie dies bekannt

wird, wird im einzelnen später beschrieben.

Das Signal R 2 stellt den Zähler Cl zurück. Das Signal S2 stellt jedes in den Parallelumsetzer CTl eingespeiste Bitoktett fest, läßt den Zähler CIl um 1 weiterzählen, schaltet, wie noch beschrieben wird, den Multiplexer MXX geeignet und Hefen schließlich den Schreibimpuls an den Speicher MTX.

Das Signal R X wird außerdem an den Synchronisierwortgenerator GST gegeben. Solange der Synchronismus von der Schaltung RSTX nicht erkannt wird und im Fall, daß während des Betriebs des Systems ein zufälliger Synchronisationsverlust auftritt, hat das Signal R 1 den Pegel »0«.

Der Parallelumsetzer CTl, der der Bit-um-Bit-Abtastung des Signals B X folgt, empfängt vom Leiter 2 den

seriellen Bitfluß des Systems PCM 1 und gibt ausgangsseitig aufgrund des Signals Ö2 auf einer Mehrzahl von Leitern 4 ein Oktett von Parallelbits in Übereinstimmung mit den acht Bits jedes Kanals des Systems PCM 1 ab.

Der Speicher Μ7Ί empfängt das auf der Mehrzahl der Leiter 4 liegende Bitoktett und speichert es in einer fest dem auf dieses Oktett bezogenen Kanal zugeordneten Zelle auf der Basis einer Schreibadresse, die dem

Speicher MTi durch den Zähler CIl über den Multiplexer MX eingegeben wird, entsprechend später beschriebenen Regeln. Der 32-Modul-Zähler CIl wird durch das Signal R 2 auf Null gestellt, sobald die Rahmensynchronisation festgestellt worden ist, und zählt bei jeder Kanal-Zeitlage aufgrund des Signals B 2 um eine Einheit weiter, bis der letzte Rahmenkanal erreicht ist. Im nachfolgenden Rahmen bewirkt das erste Oktelt, das vom Synchronisierwort, im beschriebenen Fall B, gebildet wird, einen neuen durch das Signal R 2 gegebenen Nullstellungsimpuls derart, daß der Zähler ClI auf Null gestellt wird und die Zählung nun für den neuen Rahmen beginnt usw.

Der gleiche Impuls des Signals B 2 bewirkt außer dem Weiterzählen des Zählers CIl auch ein Stellen des Multiplexers MXi auf den mit dem Zähler CH verbundenen: Eingang für die gesamte Zeit, die zum Einschreiben in den Speicher MTi notwendig ist, und wirkt als der Schreibimpuls für diesen Speicher.

Das schon beschriebene Adressiersystem stellt in eindeutiger Weise die Beziehung zwischen jedem Wort des Speichers MTi und jedem Kanal des Systems PCM 1 her.

Das Auslesen aus dem Speicher MTi erfolgt Oktett um Oktett aufgrund der aufeinanderfolgend vom Zähler C12 über den Multiplexer MXi gelieferten Adressen, wenn der Multiplexer für die gesamte Zeit, zu der das Signal B 2 den Pegel »0« hat, eingangsseitig auf C12 gestellt ist. Wie beschrieben, zählt der 32-Modul-Zähler C12, nachdem er zu Beginn des Betriebs durch den Starter Z auf Null gestellt worden ist, schrittweise bei jedem Impuls des Signals S3, üf;S, wie gesagt, die Frequenz eines Impulses pro Zeitlage hat, um 1 weiter. Bei Erreichen der 32. Stellung beginnt der Zähler C12 automatisch ohne jede Unterbrechung wieder mit der Zählung. Ersichtlich entspricht jede Zälilstellung des Zählers C12 einem der Kanäle des Systems PCM 1 und folglich einem im Zähler MTi zu lesenden Bitoktett. Der Zähler C12 liefert außerdem parallel die gleichen Leseadressen auch an den Speicher MT2 über eine Verbindung 30 und den Multiplexer MX 2.

Das aus dem Speicher MTi ausgelesene Bitoktett wird über eine Verbindung 5 dem als Pufferspeicher dienenden Register BFi zugeleitet und bleibt an dessen Ausgang an Verbindungen 6 und 7 für die folgenden Verarbeitungsvorgänge zur Verfugung.

Sämtliche bis hier unter Bezugnahme auf das System PCM 1 beschriebenen Vorgänge erfolgen auch parallel für das System PCM 2. Kurz gesagt, regeneriert der Regenerator RT2 den seriellen Bitfluß des Systems PCM2 aufgrund des Zeitsignals Sl. Nach dem Erkennen des Rahmensynchronismus durch die Schaltung RST2 gibt diese an den Zeitgeber ßTT das Signal R' 1, das analog zu R 1 ist, was die Erzeugung der Signale R' 2 und ff 2 ermöglicht, die für den Zähler C21, den Multiplexer MX 2 und den Speicher MT2 die gleichen Funktionen wie die Signale R 2 und B 2 für CIl, MX i und MTi haben. Der Parallelumsetzer CT2 betreibt die Serien-Parallel-Umsetzung auf der Basis des Zeitsignals ff 2. Die Schreib- und Lesevorgänge der auf jeden Kanal des Systems PCM2 bezogenen Bitoktetts erfolgen im Speicher MT2 genau analog wie im Speicher MTi. Schließlich stehen im Register BF2, nämlich an dessen Ausgang an Verbindungen 28 und 29, die Bitoktetts der Kanäle von PCM2 zur Verfügung, die den analogen Kanälen des Systems PCM 1 entsprechen.

Der Multiplexer MX3 empfängt dann eingangsseitig auf den Verbindungen 7 und 29 die auf die Kanäle gleicher Ordnung der Systeme PCMi und PCM2 bezogenen Bitoktetts und wird aufgrund des Signals Fl (Fig. 2), das vom Zeitgeber BTT erzeugt wird, alternierend für jede Kanal-Zeitlage auf einen seiner Eingänge geschaltet, so daß er an seinen mit einer Mehrzahl von Leitern 8 verbundenen Ausgang die Folge der auf die Systeme PCM\ und PCM 2 bezogenen Bitoktetts überträgt. Von dieser Mehrzahl von Leitern 8 empfängt eingangsseitig der Vervielfaeher EX die vom Multiplexer MX3 ausgehenden Bitoktetts, er betriebt deren Linearisierung und gibt ausgangsseitig auf eine Verbindung 9 parallel zwölf Bits für jedes empfangene Oktett ab.

Der Kodierer COD führt an den zwölf vom

'5 Vervielfacher EX über die Verbindung 9 empfangenen Bits eine ADPCM-Kodierung durch und erzeugt ausgangsseitig, nämlich auf einer Verbindung 10 vier parallele Bits, nämlich die in Übereinstimmung mit der ursprünglichen Sprachabtastung in die Leitung zu sendenden Bits. Die ausgangsseitige Zeitsteuerung des Kodierers COD wird durch das Signal B5 durchgeführt. Die vier von COD mit der vom Signal B 5 (Fig. 2) getasteten Frequenz ausgehenden Bits werden dem Parallel-Serien-Umsetzer CPS1 eingegeben, der deren Serialisierung durchführt und auf einem Leiter 11 mit einer vom Signal B1 getakteten Frequenz die vier Bits erzeugt.

Der Parallel-Serien-Umsetzer CPS2 wird durch das ansteuernde Signal Ö6 (Fig.3) dazu in die Lage versetzt, vom Register BS1 über die Verbindung 6 die acht in der Zeitlage TC16 eintreffenden parallelen Bits aufzunehmen, die die Signalisierungssignale 5El des Systems PCMi sind. Der Umsetzer CPS 2 betreibt deren Serialisierung und erzeugt ausgangsseitig auf einem Leiter 12 die seriellen Bits mit der Frequenz des Signals B 1. Gleichzeitig betreibt analog zum Umsetzer CPS2 auch der Parallel-Serien-Umsetzer CPS3 die Serialisierung des parallelen Bitoktetts, das die Signalisation SE2 des Systems PCM2 darstellt und vom Register BF2 über die Verbindung 28 auf die Ansteuerung durch dasselbe Einlaßsignal 56 hin entsprechend der Zeitlage TC16 empfängt. Die Serienemission dieser auf einem Leiter 13 ausgehenden Bits wird durch ein dem Umsetzer CPS3 über das UND-Glied P geliefertes Zeitsignal gesteuert, das für die gesamte Zeit, zu der F6 (F i g. 3) den booleschen Pegel »1« hat, vorhanden ist und mit B 1 zusammenfällt. Da dies während der Zeitlage TC17 erfolgt, werden die Signalisationsbits SE2 des Systems PCM2 seriell zum Zusammensetzer FTl übertragen und stellen so in der Folge im ADPCM-Rahmen das Oktett dar. das unmittelbar als nächstes dem Oktett folgt, welches die Signalisation SE 1 des Systems PCM 1 trägt, wie aus der drittletzten Zeile in F i g. 3 ersichtlich ist.

Der Synchronisierwortgenerator GST für die Rahmensynchronisierung arbeitet auf der Grundlage des Signals B1, des Synchronismus-Signals F2 (F i g. 2) mit einer Frequenz gleich der halben Rahmenfrequenz und der Signale R1 und R' 1, die von den Synchronerkennungs-Schaltungen RSTi bzw. RST2 ausgehen. Er läßt die Rahmensynchronisierwörter A und B auf einem Ausgangsleiter 14 zum Rahmenzusammensetzer FTl alternierend unter der Zeitsteuerung durch das Signal F2 hinausgehen. Auf diese Weise erscheinen zu jedem Beginn des Rahmens ADPCM1+2 die richtigen Rahmensynchronisierwörter.

Das von der den Rahmensynchronismus erkennenden Schaltung RSTi gelieferte Signal R 1 informiert den

Generator GST ob das System PCM 1 in Synchronismus ist oder nicht. Hat Rl den Pegel »1«, so ist der Synchronismus erkannt, und die Übertragung ist gültig. Hat R1 den Pegel »Ο«, so ist der Synchronismus noch nicht erkannt, und die Übertragung ist nicht gültig. Diese Information wird in an sich bekannter Weise dem Rahmensynchronisierwort hinzugefügt und auf die Leitung gesendet. Diese Information ist von grundsätzlicher Wichtigkeit für die empfangsseitige Verarbeitung der übertragenen Signale. Das Signal R' 1 hat eine entsprechende Funktion für das System PCM 2.

Der Rahmenzusammensetzer FTI wird durch die Zeitsignale F3, F4, F5 und F6 (F i g. 3) so programmiert, daß er die folgende Folge extrahiert und auf die Leitung in Form eines Leiters 15 in der folgenden Reihenfolge sendet: Das richtige 8-Bit-Rahmensynchronisierwort, die Folge von vier Sprachbits für jeden der ersten 15 Sprachkanäle, die sich auf jedes der beiden Systeme PCM 1 und PCM 2 beziehen, die 8-Bit-SignaIisationswörter für die Systeme PCM 1 und PCMZ und die 4-Bit-Sprachfolge für die verbleibenden 14 Sprachkanäle, die sich auf jedes der beiden Systeme PCM 1 und PCM 2 beziehen.

Das in Fig.3 dargestellte aufeinanderfolgende Auftreten der Signale F3, F4, F5 und F6 steuert diese Folge. Solange F3 den Pegel »1« hat, wird das vom Generator GST am Leiter 14 kommende Synchronisiertwort übertragen; solange F4 den Pegel »1« hat, werden die vom Umsetzer CPSi am Leiter 11 kommenden 4-Bit-Sprachwörter übertragen; solange F5 den Pegel »1« hat, wird das vom Umsetzer CPS 2 am Leiter 12 kommende Signalisations-Bitoktett des Systems PCMi übertragen; und wenn F6 den Pegel »1« hat, wird das vom Umsetzer CPS 3 am Leiter 13 kommende Signalisations-Bitoktett des Systems PCM 2 übertragen.

Empfangsseitig empfängt der Regenerator LR (Fig.4) von der Leitung über einen Leiter 16 den in ADPCM1 + 2 kodierten Bitfluß, er führt dessen Regeneration durch und extrahiert außerdem das Signal X der Frequenz 2048 kHz, das an den Zeitgeber BTR abgegeben wird. In diesem Zeitgeber führt das Signal X zur Erzeugung eines Zeitsignals E der elementaren Bittaktung, das die anschließenden Vorgänge steuert.

Sofern das Netzwerk, in das die erfindungsgemäße Schaltungsanordnung eingefügt ist, in besonderer Weise synchronisiert ist, kann das Signal X das in F i g. 1 mit CK bezeichnete Grund-Taktsignal darstellen.

Ersichtlich ist vor und hinter der Leitung in cer beschriebenen Schaltungsanordnung wenigstens ein durch einen Sender dargestelltes System entsprechend dem in F i g. 1 schematisch dargestellten Sender und ein durch einen Empfänger dargestelltes System entsprechend dem in F i g. 4 schematisch dargestellten Empfänger notwendig. Wird hierbei das Grund-Taktsignal CK (Fig. 1) vom Sender des Systems in irgendeiner bekannten Weise hergestellt, so kann es notwendig sein, mit diesem Signal den Sender eines weiteren Systems zu synchronisieren. Dies wird bei der erfindungsgemäßen Schaltungsanordnung ohne zusätzliche Leitung realisiert, indem einfach als Taktsignal des zweiten Senders in der bereits beschriebenen Weise das Signal X(F i g. 4) verwendet wird, das direkt aus der Leitung vom End-Regenerator LR erhalten wird, der empfangsseitig in diesem zweiten System angeordnet ist.

Der vom Regenerator LR regenerierte Bitfluß wird über Leiter 17,18 und 19 zum Serien-Parallel-Umsetzer CR, zur Synchronerkennungssehaltung RSR bzw. zu den Schieberegistern RS1 und RS2 geleitet.

Die Schaltung RSR gleicht genau den Schaltungen RSTi und RST2 der Sendeseite und kann aus dem ankommenden Bitfluß die reihenfolgenrichtige und alternierende Folge der Rahmensynchronisierwörter A und B erkennen, wobei sie, wenn das Synchronisierwort A zum zweitenmal regeneriert und erkannt worden ist, an den Zeitgeber BRTdas Signal Ti abgibt, das dort die Erzeugung aller Zeitsignale für den Empfänger in Gang setzt.

Der Umsetzer CR führt die Serien-Parallel-Umsetzung der eingangsseitig über den Leiter 17 empfangenen Bits durch und erzeugt ausgangsseitig auf einer Verbindung 20 vier auf jeden der Kanäle des Systems ADPCM1 + 2 bezogene parallele Bits für den Dekoder DEC. Der Umsetzer CR wird für die serielle Einspeichemng der einlaufenden Bits durch das Taktsignal fund ausgangsseitig für die Abgabe der vier parallelen Bits durch das Signal 51 (Fig.5), das vom Zeitgeber BTR erzeugt wird, zeitgesteuert.

An den parallel vom Umsetzer CR empfangenen Bits führt der Dekoder DEC auf der Basis der vom Signal 51 durchgeführten Zeitsteuerung die übliche ADPCM-Dekodierung durch und erzeugt ausgangsseitig, und zwar auf einer Verbin lung 21, zwölf dekodierte lineare Bits für jedes empfangene Bitquartett

Der Bit-Verdichter COM wandelt die von der Verbindung 21 empfangenen zwölf linear kodierten Bits in acht PCM-kodierte Bits um, die parallel auf Verbindungen 22 und 23 zu den Parallel-Serien-Umsetzern CPS4 bzw. CPS5 laufen. Diese Umsetzer führen die Serialisierung der gleichzeitig an ihren Eingängen empfangenen Bits unter Steuerung durch die Zeitsignale fund 52 bzw. 53 durch. Im einzelnen tastet das Signal £(F i g. 5) die serielle Bitemission auf Leiter 24 bzw. 25, während die gegeneinander um vier Bitzeiten phasenverschobenen Signale 52 und 53 das bereits beschriebene alternierende eingangsseitige Einspeichern der Bitoktetts in der Folge eines Oktetts je Kanal-Zeitlage durchführen. Hierbei kommt heraus, daß die Kanäle der Systeme PCMX und PCM2, die so getrennt werden, gegeneinander um vier Bits verschoben sind.

Es ist darauf hinzuweisen, daß zur Durchführung der Parallelisierung der Bits im Umsetzer CA aufgrund der Laufzeit im Dekoder DEC und im Verdichter COM die beiden im Empfänger nach F i g. 4 erzeugten Systeme PCMl und PCM 2 in bezug zum System ADPCMi + 2, das vor DEC und COM vorhanden ist, um acht Bitzeiten verzögert sind. Infolgedessen ist, wie in den drei letzten Zeilen von Fi g. 3 dargestellt ist, das System PCMi um eine 8-Bit-Zeit in bezug zum System ADPCMi + 2 und das System PCAi2 um eine (8 + 4)-Bitzeit in bezug zu jenem System verschoben.

Diese Verzögerung und die Tatsache, daß in den Rahmen des Systems ADPCM1 + 2 die beiden Oktetts 5El und 5E2, die die auf die Systeme PCMl bzw. PCM 2 bezogene Signalisation führen, unmittelbar aufeinanderfolgen und wie in F i g. 3 dargestellt angeordnet sind, machen es erforderlich, daß das Oktett 5£Ί für den Rahmenzusammensetzer FT2 um acht Bits später als die Zeitlage, die es im Rahmen A DPCMi + 2 innegehalten hat, zur Verfugung steht, urn in den ausgehenden PCM !-Rahmen eingesetzt zu werden; analog muß das Oktett SE2 dem Rahmenzusammensetzer FT3 um vier Bitzeiten später als die Zeitlage, die es im Rahmen ADPCM \ + 2 innegehabt hat, zur Verfugung stehen, um in den ausgehenden Rahmen PCM 2 eingesetzt zu werden.

Diese Verzögerungen werden mit Hilfe der Schieberegister SR1 und SR 2 bewirkt, die hinsichtlich der vom Leiter 19 empfangenen Bit-Quartetts als Verzögerungsstrecken von acht bzw. vier Bitzeiten wirken. Die vom Register SRi ausgehenden Bits werden über einen Leiter 26 zum Rahmenzusammensetzer FT2 geleitet, und die vom Register SÄ 2 ausgehenden Bits werden über einen Leiter 27 zum Rahmenzusammensetzer FT3 geleitet.

Der Synchronisierwortgenerator CSR liefert an die Rahmenzusammensetzer FTl und FTi mit der Frequenz von 8 kHz, nämlich zu jeder Rahmenzeit, das richtige Rahmensynchronisierwort A und B aufgrund der booleschen Pegel »1« bzw. »0« des Signals FlI, wobei diese Pegel genau alternierend in jedem Rahmen auftreten. Die Rahmenzusammensetzung wird von den Zusammensetzern FT2 und FT3 aufgrund des empfangenen Bitflusses und der durch die Signale F7, F8, F9, FlO, F12 und F13 (Fig.6) betriebenen Zeitsteuerung durchgeführt.

Der Rahmenzusammensetzer FT2 empfängt vom Generator GSR zum Beginn der ersten Kanal-Zeitlage TCO (Fig.6) das Synchronisierwort A oder ß, das das erste Oktett des Systems PCM 1 bildet. Der Durchlaß dieses durch das Signal FIl ermöglichten Worts erfolgt aufgrund des Pegels »1« des Signals F7. Zu Beginn der zweiten Zeitlage TC1 ändert das Signal F7 seinen Wert zu »0«, und der weitere Durchlaß des Synchronisierworts wird gesperrt. Gleichzeitig nimmt das Signal F12 den Pegel »1« an und ermöglicht den Durchlaß der vom Umsetzer CPS 4 kommenden Sprachbits. Diese Bits bilden die ersten 15 Sprachkanäle, die in den Zeitlagen TC1 bis TC5 (F i g. 3,6) des Rahmens PCM 1 enthalten sind. Am Ende der Zeitlage 7U15 geht das Signal F12 auf den Pegel »0« über und sperrt den Durchlaß der Sprachbits. Gleichzeitig nimmt das Signal FS den Wert »1« an und öffnet den Durchfluß für die Signalisationsbits, die vom Schieberegister SR1 kommen. Die von diesem Register durchgeführte Verzögerung um 8 Bitzeiten führt dazu, daß die Bits genau in die Zeitlage TC16 des Rahmens des Systems PCM 1 eingefügt werden. Am Ende der Zeitlage 7C16 geht das Signal FS wieder auf den Pegel »0« und sperrt den weiteren Signalisationsbitfluß. Gleichzeitig kommt wieder das Signal F12 auf den Pegel »1« und öffnet wieder den Zugang zu den vom Umsetzer CPS4 kommenden

ίο Sprachbits, die die verbleibenden 15 Sprachkanäle bilden, die in den Zeitlagen 7Γ17 bis TC31 des Rahmens des Systems PCM 1 enthalten sind. Am Ende der Zeitlage TC31 wird das Signal F12 wieder zu »0«, und das Signal F7 wird wieder zu »1«, so daß die nächstfolgende Periode beginnt.

Ein analoger Vorgang spielt sich im Rahmenzusammensetzer FT3 ab, der ausgangsseitig das System PCM 2 abgibt, das, wie beschrieben, gegenüber dem System PCMX um 4 Bits verschoben ist. Die den Signalen für den Zusammensetzer FT2 analogen Signale für den Zusammensetzer FT3 sind das Signal F9, das den Durchlaß des vom Generator GSR kommenden Rahmensynchronisierworts zuläßt; das Signal F13, das den Durchlaß der vom Umsetzer CPS 5 kommenden Sprachbits zuläßt; und das Signal FlO, das den Durchlaß der Signalisationsbits zuläßt. Ersichtlich ist nur das Zeitverhalten der Signale F9, FlO und F13 analog dem Verhalten der Signale F7, FS bzw. F12. Die beiden Signalgruppen sind gegeneinander in Überein-Stimmung mit der im Zusammenhang mit den Systemen PCMi und PCM2 beschriebenen Verschiebung verschoben. In Fig.6 sind die beiden Signalgruppen zur einfacheren Darstellung wie gleichphasig übereinander dargestellt, so daß also Fig.6 für jedes der beiden Systeme PCMi und PCM 2, die als Zeilenbezeichnungen angegeben sind, betrachtet werden muß.

Hierzu 4 Blatt Zeichnungen

Claims (9)

Patentansprüche:

1. Verfahren zum digitalen Übertragen von zwei PCM-Systemen mit digitaler Differenzmodulation und adaptiver Quantisierung, dadurch gekennzeichnet, daß man zur Übertragung von 58 Sprachkanälen mit der genormten Übertragungsgeschwindigkeit von 2048 kbit/s sendeseitig zwei PCM-Systeme (PCMX, PCM 2) zu einem einzigen ADPCM-System (ADPCMX + 2) verdichtet und empfangsseitig das ADPCM-System in zwei PCM-Systeme ?ufspaltet, wobei man die Verdichtung durch das Umsetzen von Sprachbitoktetts der PCM-Systeme in Sprachbitquartetts des ADPCM-Systems und das Aufspalten durch genau entgegengesetztes Vorgehen durchführt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß man die sendeseitige Verdichtung durch eine aus den folgenden Verfahrensschritten bestehende Verarbeitung der Bitoktetts der PCM-Kanäle durchführt:

— Parallelisierung der Bitoktetts jedes Kanals (durch CTl, CT2);

— Ausrichten der beiden Systeme aufeinander durch getrenntes Einspeichern (in MTX, MT2) der Oktetts der beiden PCM-Systeme unter voneinander unabhängiger Steuerung (durch CXX, C2X) des Einschreiben und durch eine Steuerung der gleichzeitigen Auslesung (durch C12) zum ausgangsseitigen Abgeben der Oktetts;

— Serialisieren der zu den beiden PCM-Systemen gehörenden parallelen Bitoktetts mit einer starren Bitfolge gleichnamiger Kanäle durch alternierendes Aufnehmen der Oktetts vom einen oder vom anderen der beiden PCM-Systeme (durch MX 3);

— Kodieren der Bitoktetts COD)-,

— Serialisieren der Bitquartetts (in CPS X).

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß man das empfangsseitige Aufspalten durch eine aus den folgenden Verfahrensschritten bestehende Verarbeitung der Bitquartetts des ADPCM-Systems durchführt:

— Parallelisieren der Bitquartetts (durch CR)-,

— Dekodieren der empfangenen ADPCM-Bitquartetts zu PCM-Bitoktetts(durch DEC, COM},

— Aufspalten dieser Oktetts in zwei Systeme durch alternierendes paralleles Einspeisen der aufeinanderfolgenden Bitoktetts in Umsetzer (CPSA, CPS5) und Abnehmen der seriellen Bits an den Ausgängen.

4. Schaltungsanordnung zur Durchführung des Verfahrer;:, nach Anspruch 2, dadurch gekennzeichnet, daß zum Verarbeiten der von paralielisierenden Umsetzern CCTl, CT2) parallelisierten und über Speicher (MTX, MT2) aufeinander ausgerichteten Systeme und zum Zusammensetzen des gegebenen ADPCM-Rahmens ein erster Rahmenzusammensetzer (FTi) eingangsseitig mit einem ersten Synchronisierwortgenerator (CST) und drei Parallel-Serien-Umsetzern (CPSX, CPS2, CPS3) verbunden ist, jeweils zur rechten Zeit ein vom ersten Synchronisierwortgenerator (GST) erzeugtes Rahmensynchronisierwort (A, B) vom ersten Umsetzer (CPSX) kommende Sprachquartetts und vom zweiten und dritten Umsetzer (CPS2, CPS3) kommende Signali-

sationsoktetts (SEX, SE2) extrahiert und in das ausgehende System das Rahmensynchronisierwort, eine erste Gruppe von Sprachquartetts, die auf die beiden PCM-Kanäle bezogenen Signalisationsoktetts und die verbleibende Gruppe der Sprachquartetts einsetzt

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß sendeseitige Einrichtungen (RSTX, RST2), die den Rahmensynchronismus erkennen, mit einem ersten Zeitgeber (BTT) verbunden sind und in ihm die Erzeugung von Signalen (B 2, B 2) des erkannten Synchronismus in Gang setzen, die sowohl die beiden parallelisierenden Umsetzer CCTl, CT2) für die empfangenen Bits als auch die Speicher (MTX, MT2) für diese Bits zeitsteuern.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Synchronisierwortgenerator (GST)In das Synchronisierwort die Ausgangsinformation (RX, R' X) der Einrichtungen (RSTX, RST2) zur Rahmensynchronismuserkennung über die erfo'gte oder nicht erfolgte Erkennung des Rahmensynchronismus einfügt.

7. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 3, dadurch gekennzeichnet, daß empfangsseitig zum Zusammensetzen der beiden PCM-Rahmen ein zweiter und ein dritter Rahir.enzusammensetzer (FT2, FTS) eingangsseitig mit einem zweiten Synchronisierwortgenerator (GSR), einem vierten bzw. einem fünften Parallel-Serien-Umsetzer (CPS4, CPS5) und zwei Zwischenspeichern (SRX, SR2) verbunden sind und jeweils zur rechten Zeit in das jeweilige ausgehende System ein vom Synchronisierwortgenerator (GSR) erzeugtes Synchronisierwort (A, B), eine vom vierten und vom fünften Umsetzer (CPS 4, CPS 5) serialisierte und extrahierte erste Gruppe von Sprachoktetts, ein aus dem empfangenen ADPCM-System extrahiertes und zei'.lich auf den ihm zustehenden Kanal des zu bildenden Rahmens abgestimmtes Signalisationsoktett (SEX, SEI) und die verbleibende Gruppe der vom vierten und vom fünften Umsetzer (CPS 4, CPS5) extrahierten Sprachoktetts einsetzt.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß eine entsprechende Einrichtung (LR)aus dem eingehenden ADPCM-System die Grundfrequenz von 2048 kHz (X) zum Tasten des Betriebs der Vorrichtungen für das Aufspalten des ADPCM-Systems in zwei PCM-Systeme extrahiert.

9. Schaltungsanordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß eine den empfangsseitigen Rahmensynchronismus erkennende Einrichtung (RSR) mit einem zweiten Zeitgeber (BTR) verbunden ist und in ihm bei erkanntem Synchronismus durch ein Signal CTl) das Abgeben sämtlicher Zeitsignale für die nachgeschalteten Vorrichtungen in Gang setzt.