DD253134A1 - Schaltungsanordnung zur minimalen bitfehlererkennung und bitfehlerkorrektur - Google Patents

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Erkennung und Korrektur von Bitfehlern, die z. B. bei der PCM- oder DPCM-Uebertragung auftreten und kann insbesondere bei der digitalen Videosignal-Uebertragung angewendet werden. Ziel der Erfindung ist es, die Qualitaet der digitalen Uebertragung von Videosignalen mit minimalem Aufwand zu verbessern, ohne die Betriebssicherheit der jeweiligen Uebertragungssysteme zu verringern. Es besteht die Aufgabe, den wesentlichen Teil der waehrend der Uebertragung entstandenen Bitfehler empfaengerseitig zu erkennen und zu beseitigen. Erfindungsgemaess wird diese Aufgabe dadurch geloest, dass das digitalisierte Videosignal als serieller Datenstrom einem Serien-Parallel-Umsetzer zugeordnet ist, dessen ausgangsseitige Datenstroeme zum einen mit den aktuellen Daten und zum anderen mit den um einen Bildpunkt vorangegangenen Daten parallel einer synchronisierten Wertungslogik zugeordnet sind. Weiterhin ist das MSB des aktuellen Datenstromes mit einem Eingang einer Vergleichslogik verbunden. Der zweite Eingang dieser Vergleichslogik ist auf den Ausgang der Wertungslogik gefuehrt. Sowohl der Serien-Parallel-Umsetzer, als auch die Wertungslogik sind getaktet. Fig. 1

Description

Hierzu 2 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung zur Erkennung und Korrektur von Bitfehlern, die z. B. bei der PCM- oder DPCM-Übertragung auftreten und kann insbesondere bei der digitalen Videosignal-Übertragung angewendet werden.

Charakteristik des bekannten Standes der Technik

Bei der digitalen Übertragung von Daten kann es in Abhängigkeit von den Eigenschaften der Übertragungsstrecke zum Auftreten von Fehlern kommen, die sich in Form von Bitfehlern im empfängerseitigen Signal ausdrücken.

Es sind daher verschiedene Verfahren und Schaltungsanordnungen zum Erkennen und Beseitigen derartiger Bitfehler bekannt. Die meisten bekannten Lösungen gehen dabei von dem Prinzip aus, daß dem zu übertragenden digitalen Signal zusätzliche Daten in Form sogenannter Kontrollbit zugeführt werden. Nach der Datenübertragung kann dann empfängerseitig mit einer bestimmten Wahrscheinlichkeit auf Übertragungsfehler geschlossen werden. Die Anzahl der Kontrollbit kann dabei in Abhängigkeit von der gewünschten Sicherheit der Datenübertragung bis zu 15% der zu übertragenden Daten betragen. Aus der DD-PS 201833 ist hierzu ein Verfahren zur Fehlerkorrektur bekannt, nach dem Fehlerkorrekturblöcke gebildet und Prüfwörter untersucht werden. Unter Verwendung dieser Prüfwörter kann dann auf Fehler geschlossen werden, die dann als Grundlage für eine Korrektur dienen. Aus der DD-PS 217951 ist weiterhin ein Verfahren zur Bitfehlererkennung bei der Übertragung binär

codierter Signale bekannt. Unter Ausnutzung des Prinzips der Paritätskontrolle wird dabei eine Senkung des Aufwands zur Bitfehlererkennung bei minimaler Erhöhung der erforderlichen Kanalkapazität angestrebt.

Nachteilig ist bei diesen Lösungen der relativ große schaltungstechnische Aufwand, der sender- und empfängerseitig durch das Hinzufügen zusätzlicher Daten entsteht sowie in der notwendigen größeren Bandbreite bzw. der Verminderung der Übertragungsgeschwindigkeit für die Datenbit.

Weiterhin ist es bekannt, zur Erhöhung der Sicherheit der Datenübertragung, bestimmte Informationsdaten wiederholt zu übertragen. Aus der DE-AS 2350669 ist hierzu ein Verfahren zur Übertragung von Nachrichten mit wiederholter Übertragung gestörter Nachrichtenteile unter Verwendung von Füllzeichen bekannt. Die DE-PS 2507114 beschreibt ebenfalls ein Verfahren zur Übertragung systematisch wiederkehrender, selbstkorrigierender Codes in Kombination mit Wiederholungen, die für bestimmte Bitrahmen angewendet werden können.

Nachteilig ist bei derartigen Lösungen, daß durch das wiederholte Übertragen der binär codierten Signale die Übertragungszeit verlängert wird bzw. sich somit die Übertragungsgeschwindigkeit der Informationsdaten verringert. Weiterhin sind senderseitig zusätzliche schaltungstechnische Maßnahmen erforderlich.

Ziel der Erfindung

Ziel der Erfindung ist es, die Qualität der digitalen Übertragung von Videosignalen mit minimalem Aufwand zu verbessern, ohne die Betriebssicherheit der jeweiligen Übertragungssysteme zu verringern.

Darlegung des Wesens der Erfindung

Bei der digitalen Übertragung von Videosignalen besteht die Aufgabe, den wesentlichen Teil der während der Übertragung, entstandenen Bitfehler empfängerseitig zu erkennen und zu beseitigen, ohne Erhöhung der erforderlichen Kanalkapazität. Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß das digitalisierte Videosignal als serieller Datenstrom einem Serien-Parallel-Umsetzer zugeordnet ist, dessen ausgangsseitige Datenströme zum einen mit den aktuellen Daten und zum anderen mit den um einen Bildpunkt vorangegangenen Daten parallel einer synchronisierten Wertungslogik zugeordnet sind. Weiterhin ist das MSB (höchstwertige Bit) des aktuellen Datenstromes mit einem Eingang einer Vergleichslogik verbunden; der zweite Eingang dieser Vergleichslogik ist auf den Ausgang der Wertungslogik geführt. Sowohl der Serien-Parallel-Umsetzer, als auch die Wertungslogik sind getaktet. Die erfindungsgemäße Lösung schließt von den Eigenschaften des Übertragungskanals, insbesondere des Frequenzgangs auf Bitfehler. Derartige Bitfehler stellen sich bei digitalen Videosignalen als große Abweichungen bzw. Veränderungen am MSB dar. Hierzu wurden als unerlaubte Zustände beim MSB und beim 2. MSB Sprünge von den Pegeln:

Low-Low nach High-Low oder

High-High sowie von Low-High nach High-High und umgekehrt definiert.

Die erfindungsgemäße Schaltungsanordnung erkennt derartige unerlaubte Sprünge über die Wertungslogik oder einem Rechner und schaltet in diesem Fall das MSB um auf das MSB, des vorangegangenen digitalisierten Bildpünktes. Das geschieht derart, daß das digitalisierte Videosignal als serieller Datenstrom zunächst einem Serien-Parallel-Umsetzer zugeführt wird, welcher ausgangsseitig zwei parallele Datenströme ausgibt. Der erste Datenstrom enthält dabei die aktuellen Daten und der zweite Datenstrom die Daten des vorangegangenen Bildpunktes. Beide Datenströme liegen parallel an einer Wertungslogik an, die im folgenden durch den Vergleich beider Datenströme, insbesondere am MSB oder 2. MSB unerlaubte Zustände erkennt und im Fehlerfall über eine nachgeschaltete Vergleichslogik das MSB umschaltet. Der Vergleichslogik wird dazu weiterhin das MSB aus dem aktuellen Datenstrom zugeführt. Zur ordnungsgemäßen Arbeitsweise ist es weiterhin notwendig, daß der Serien-Parallel-Umsetzer und die Wertungslogik getaktet sind und die Wertungslogik noch synchronisiert ist.

Ausführungsbeispiele

Die Erfindung soll an nachstehenden Ausführungsbeispielen näher erläutert werden. Die zugehörigen Zeichnungen zeigen:

Fig. 1: Schaltungsanordnung zur minimalen Bitfehlererkennung und Bitfehlerkorrektur Fig.2: Prinzipschaltung zur Wertungslogik 1 Fig. 2a: Darstellung der Auswertungskriterien Fig.3: Schaltungsanordnung zur Wertungslogik 2

Gemäß Fig. 1 wird das digitalisierte Videosignal zunächst einem Serien-Parallel-Umsetzer 1 zugeführt, welcher ausgangsseitig zwei parallele Datenströme ausgibt in Form eines Datenstromes A mit den aktuellen Daten und eines Datenstromes B mit den Daten für den vorangegangenen Bildpunkt. Diese beiden Datenströme werden parallel einer Wertungslogik 2 bzw. einem Rechner zugeführt. Ausgangsseitig ist die Wertungslogik 2 mit einem Eingang einer Vergleichslogik 3 verbunden, deren zweiter Eingang mit dem MSB des aktuellen Datenstromes A gekoppelt ist. Die Vergleichslogik 3 kann auch durch ein Äquivalenzgatter 4 ersetzt werden. Sowohl der Serien-Parallel-Umsetzer 1, als auch die Wertungslogik 2 sind getaktet, wobei die Wertungslogik weiterhin synchronisiert ist. Zusätzlich ist es möglieh, Äquivalenzgatter 4 mit mehreren Eingängen zu verwenden, wenn mehrere parallel anliegende Daten von Bildpunkten ausgewertet werden.

Die erfindungsgemäße Schaltungsanordnung erkennt ein fehlerhaftes Videosignal dadurch, daß große Abweichungen bzw. Veränderungen am MSB durch die Wertungslogik 2 registriert werden. Hierzu werden als unerlaubte Zustände beim MSB und beim 2. MSB Sprünge von den Pegeln Low-Low nach High-Low oder High-High sowie von Low-High nach High-High und umgekehrt definiert.

Wenn die Wertungslogik 2 einen derartigen unerlaubten Zustand erkannt hat, so geht ein Steuerbit in Form eines Low an die Vergleichslogik 3, was zum Umschalten des MSB auf das vorangegangene MSB führt.

Auf diese Weise wird nicht der fehlerhafte Bildpunkt, sondern der zuvorgehende, noch als richtig erkannte Bildpunkt übertragen.

Gemäß Fig. 2 werden der Wertungslogik die Datenströme mit den aktuellen Daten A und den Daten B für den vorangegangenen Bildpunkt zugeführt und zunächst innerhalb einer Vergleichseinrichtung 5 hinsichtlich folgender Kriterien beurteilt: Die erfindungsgemäße Lösung geht davon aus, daß während des Abtastvorgangs des Analogsignals, wie dargestellt in Fig. 2 b, bei der Analog/Digital-Umsetzung der Quotient aus dem Betrag der Differenz der beiden größten Ordinatenwerte /a-b/ und dem zugehörigen Abzissenwert d nicht größer werden kann, als der Anstieg IcI der durch die Punkte a und b gebildeten Tangente am Analogsignal.

Erkennt die Vergleichslogik 5 dennoch einen derartigen Fall, so liegt ein fehlerhafter Bildpunkt vor, der auf dem Übertragungsweg entstanden ist und korrigiert werden muß.

Dabei entsprechen die Punkte a und b nach der Analog/Digital-Umsetzung den digitalisierten Daten, wie sie in den entsprechenden Datenströmen A und B enthalten sind.

Ausgangsseitig der Vergleichslogik 5, die z.B. in Form eines Mikroprozessors realisiert werden kann, gelangt im Fehlerfall ein Low-Signal an ein nachgeschaltetes ODER-Gatter 7. Dieses ODER-Gatter 7 ist über einen invertierenden Eingang weiterhin mit dem Ausgang eines Synchronzählers 6 verbunden, der während des MSB immer auf High steht. Dieser Zähler ist getaktet und synchronisiert und ausgangsseitig weiterhin mit der Vergleichslogik 5 verbunden und sorgt für die systemrichtige Taktung. Im Fehlerfall erscheint am Ausgang des ODER-Gatters 7 ein Low-Signal, was dazu führt, daß das MSB in der Vergleichslogik 3 umgeschaltet wird.

In Fig.3 ist ein anderes Erkennungsprinzip bei Bildsignalen mit annähernd gleichem Informationsinhalt von benachbarten Bildpunkten dargestellt. Gemäß Fig.3 wird eine mögliche Schaltungsvariante für die Wertungslogik beschrieben. Die jeweils zusammengehörigen Bit der beiden Datenströme A und B werden zunächst jeweils paarweise vom MSB bis zum ca. 2. LSB (niederwertiges Bit) je einem Äquivalenzgatter 8 zugeführt. Dabei wird lediglich das MSB des Datenstromes B über einen • invertierenden Eingang dem Äquivalenzgatter zugeführt. Zur Realisierung dieser kombinatorischen Logik gibt es unendlich viele äquivalente Möglichkeiten.

Ausgangsseitig sind alle Äquivalenzgatter 8 mit einem NAND-Gatter 9 verbunden. Der Ausgang des NAND-Gatters9istauf ein ODER-Gatter 7 geführt, welches über einen invertierenden Eingang mit dem Ausgang des Synchronzählers 10 verbunden ist, der während des MSB immer auf High steht. Der Zähler 10 ist wiederum getaktet und synchronisiert. Im Fehlerfall erscheint am Ausgang des NAND-Gatters 9 ein Low-Signal und führt dazu, daß auch am Ausgang des ODER-Gatters 7 Low entsteht und somit das Umschaltkriterium für die Vergleichslogik 3 zum Wechseln des MSB gegeben ist.

Claims (7)

1. Schaltungsanordnung zur minimalen Bitfehlererkennung und Bitfehlerkorrektur, insbesondere bei der Übertragung digitalisierter Videosignale, gekennzeichnet dadurch, daß das digital codierte Analogsignal als serieller Datenstrom einem Serien-Parallel-Umsetzer (1) zugeordnet ist, dessen ausgangsseitiger Datenstrom (A) mit den aktuellen Daten und der Datenstrom (B) mit den um einen Bildpunkt vorangegangenen Daten sind parallel einer synchronisierten Wertungslogik (2) zugeordnet, wobei die seriellen Daten dem Datenstrom (A) entnommen wurden und weiterhin einem Eingang einer Vergleichslogik (3) verbunden sind, deren zweiter Eingang dem Ausgang der Wertungslogik (2) zugeordnet ist und daß der Serien-Parallel-Umsetzer (1) und die Wertungslogik (2) getaktet sind.

2. Schaltungsanordnung zur minimalen Bitfehlererkennung und Bitfehlerkorrektur gemäß Anspruch 1, gekennzeichnet dadurch, daß anstelle der Vergleichslogik (3) ein Äquivalenzgatter (4) angeordnet ist.

3. Schaltungsanordnung zur minimalen Bitfehlererkennung und Bitfehlerkprrektur gemäß Anspruch 1, gekennzeichnet dadurch, daß der Wertungslogik (2) mehr als zwei parallele Datenwörter eingangsseitig zugeordnet sind.

4. Schaltungsanordnung zur minimalen Bitfehlererkennung und Bitfehlerkorrektur gemäß Anspruch 1, gekennzeichnet dadurch, daß die Wertungslogik (2) derart aufgebaut ist, daß die Datenströme (A) und (B) zunächst einer Vergleichseinrichtung (5) zugeordnet sind derart, daß über den Vergleich des Quotienten des Betrages der Differenz der digitalisierten Daten der Datenströme (A) und (B) und des zugehörigen Abzissenwertes (d) mit der Flankensteilheit (/c/) ein Steuersignal gewonnen wird, welches einem ODER-Gatter (7) zugeordnet ist, das weiterhin über einen invertierenden Eingang mit einem Ausgang eines Zählers (6) verbunden ist, dessen weiterer Ausgang auf die Vergleichsschaltung (5) geführt ist und daß der Zähler (6) getaktet sowie synchronisiert ist.

5. Schaltungsanordnung zur minimalen Bitfehlererkennung und Bitfehlerkorrektur gemäß Anspruch 1 und 4, gekennzeichnet dadurch, daß anstelle der Vergleichseinrichtung (5) ein NAND-Gatter angeordnet ist.

6. Schaltungsanordnung zur minimalen Bitfehlererkennung und Bitfehlerkorrektur gemäß Anspruch 1, gekennzeichnet dadurch, daß die jeweils zusammengehörigen Bit der beiden Datenströme (A) und (B) jeweils paarweise vom MSB bis zum ca. 2. LSB je einem Äquivalenzgatter (8) zugeordnet sind, wobei lediglich das MSB des Datenstromes (B) über einen invertierenden Eingang dem Äquivalenzgatter zugeordnet ist, daß die Äquivalenzgatter (8) ausgangsseitig mit einem NAND-Gatter (9) verbunden sind und der Ausgang des NAND-Gatters (9) auf ein ODER-Gatter (7) geführt ist, welches über einen invertierenden Eingang mit dem Ausgang eines getakteten und synchronisierten Zählers (10) verbunden ist.

7. Schaltungsanordnung zur minimalen Bitfehlererkennung und Bitfehlerkorrektur gemäß Anspruch 1 und 3, gekennzeichnet dadurch, daß dem Äquivalenzgatter (4) mehr als zwei Werte zugeordnet sind.