DD247366A3

DD247366A3 - Digitaler programmierbarer frequenzteiler

Info

Publication number: DD247366A3
Application number: DD24417082A
Authority: DD
Inventors: Albrecht Hermann
Original assignee: Albrecht Hermann
Priority date: 1982-10-21
Filing date: 1982-10-21
Publication date: 1987-07-08

Abstract

Die Erfindung betrifft einen digitalen programmierbaren Frequenzteiler aus mehreren in Kette geschalteten Zaehlschaltkreisen und trifft Massnahmen zur Ausnutzung der maximalen Eingangfrequenz des ersten Zaehlschaltkreises der Kette. Ziel der Erfindung ist es, eine hoehere Eingangsfrequenz bei geringem Aufwand an zusaetzlichen Schaltkreisen zu erzielen. Erfindungsgemaess wird dies durch Modifizierung eines Frequenzteilers aus mindestens zwei programmierbaren Zaehlschaltkreisen mit getrennter Ladeimpulserzeugung fuer den ersten Zaehlschaltkreis und fuer die uebrigen Zaehlschaltkreise geloest mit einem Freigabeflipflop, das vom Uebertrag des letzten Zaehlschaltkreises gesetzt, die Ladeimpulserzeugung fuer den erten Zaehlschaltkreis freigibt, die vom naechsten Uebertrag des ersten Zaehlschaltkreises ausgeloest wird und ihrerseits das Freigabeflipflop wieder zuruecksetzt. Fig. 1

Description

Hierzu 1 Seite Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft einen digitalen programmierbaren Frequenzteiler aus mehreren in Kette geschalteten Zählschaltkreisen und trifft Maßnahmen zur Ausnutzung der maximalen Eingangsfrequenz des ersten Zählschaltkreises der Kette. Bevorzugtes Anwendungsgebiet sind programmierbare digitale Frequenzteiler für Eingangsfrequenzen von etwa 2...20MHz, die z.B. in modernen Frequenzaufbereitungen nach dem Frequenzanalyseverfahren eingesetzt werden, wobei mittels Phasennachlaufschaltungen (PLL) aus einer einzigen Normalfrequenz ein ganzes Raster zur Normaifrequenz proportionaler Frequenzen erzeugt wird.

Charakteristik der bekannten technischen Lösungen

Digitale programmierbare Frequenzteiler werden meist aus MSI-Zähldekaden aufgebaut, wobei eine Zähldekade allein Eingangsfrequenzen bis etwa 20 MHz verarbeiten kann. Bei der Kettenschaltung mehrerer Zählschaltkreise und Programmierung aller Zählschaltkreise durch Rückführung eines aus dem Übertragimpuls des letzten Zählschaltkreises abgeleiteten Ladeimpulses sinkt die mögliche Eingangsfrequenz schnell aufwerte unter 50% der möglichen Eingangsfrequenz eines einzelnen Zählschaltkreises ab. Die höchste Eingangsfrequenz erreicht ein derartiger Teiler, bei dem der Ladeimpuls mit einem Flipflop erzeugt wird, das durch den Übertragimpuls des letzten Zählschaltkreises gesetzt und durch die Rückflanke des nächsten Eingangsimpulses des Teilers zurückgesetzt wird, dabei wird der Teiler während eines Eingangsimpulses angehalten. Für Eingangsfrequenzen höher als die mögliche Eingangsfrequenz eines einzelnen Zählschaltkreises werden Modulo-Vorteiler — n/(n + 1) : 1 elektronisch umschaltbar — verwendet, die Frequenzteilern aus MSI-Zählschaltkreisen vorgeschaltet werden und z. Z. für Eingangsfrequenzen bis ca. 500HHz üblich sind (DD-WP 154662). Damit können allerdings Teilerfaktoren <n(n - 1) nicht realisiert werden. Für den Frequenzbereich bis 20 MHz sind Modulo-Frequenzvorteiler zu aufwendig, da bei ihrem Einsatz zusätzlich ein MSI-Zählschaltkreis und Verknüpfungsgatter erforderlich sind.

Bekannt sind weiterhin Schaltungsanordnungen, die zwei oder mehr verschiedene Ladeimpulse für den ersten Zählschaltkreis und für die restlichen Zählschaltkreise erzeugen, wobei der Ladeimpuls für den ersten Zählschaltkreis mit einem vom Eingangssignal des Teilers getakteten Flipflop erzeugt wird, dessen Bedingungseingang/eingänge über Dekoder und einem weiteren Flipflop mit den Datenausgängen der Zählschaltkreise verbunden sind (DD-WP 80234; DD-WP 91 520). Diese Schaltungsanordnurrgen sind relativ aufwendig und damit weniger zuverlässig.

Ziel der Erfindung

Ziel der Erfindung ist es, an einem digitalen programmierbaren Frequenzteiler aus in Kette geschalteten Zählschaltkreisen eine höhere Eingangsfrequenz bei geringem Aufwand an zusätzlichen Schaltkreisen zu erzielen.

Darlegung des Wesens der Erfindung

Eine Analyse der technischen Mängelursachen ergibt, daß bei den bekannten technischen Lösungen entweder die Verzögerungszeit zwischen der entsprechenden Flanke des Eingangssignals und dem Ende des Ladeimpulses für den ersten Zählschaltkreis relativ groß ist bzw. daß der Aufwand an Schaltkreisen unnötig hoch ist (externe Dekoder, Moduio-Vorteiler).

Der Erfindung liegt die Aufgabe zugrunde, einen digitalen programmierbaren Frequenzteiler aus in Kette geschalteten MSI-Zählschaltkreisen mit möglichst wenigen zusätzlichen Bauelementen so zu modifizieren, daß die maximale scTialtkreistypische Eingangsfrequenz möglichst voll ausgeschöpft wird und in den nachfolgenden Stufen langsamere Zählschaltkreise eingesetzt werden können, ohne spezielle Anforderungen an die Länge und die zeitliche Lage der Lasdeimpulse dieser Zählschaltkreise zu stellen.

Diese Aufgabe wird, ausgehend von einem digitalen programmierbaren Frequenzteiler aus in Kette geschalteten Zählschaltkreisen mit getrennter Ladeimpulserzeugung für den ersten Zählschaltkreis und für die nachfolgenden Zählschaltkreise erfindungsgemäß dadurch gelöst, daß der Übertragausgang des letzten Zählschaltkreises mit dem Eingang einer Impulsformierschaltung verbunden ist, deren Ausgang mit dem Eingang eines Freigabeflipflops verbunden ist, dessen Ausgang mit einem Eingang einer Impulserzeugerschaltung verbunden ist, mit derem anderen Eingang der Übertragausgang des ersten Zählschaltkreises verbunden ist und deren Ausgang mit dem Ladeeingang des ersten Zählschaltkreises und einem weiteren Eingang des Freigabeflipflops verbunden ist.

Der Erfindung liegt die Erkenntnis zugrunde, daß es für eine einwandfreie Funktion des Teilers nicht erforderlich ist, daß die Ladeimpulse für den ersten Zählschaltkreis und die für die übrigen Zählschaltkreise sich zeitlich überlappen oder unmittelbar aufeinanderfolgen.

Die Funktion des erfindungsgemäßen digitalen programmierbaren Frequenzteilers besteht darin, daß die Ladeimpulserzeugung für den ersten Zählschaltkreis mittels der Impulserzeugerschaltung während des laufenden Frequenzteilzyklus durch das Freigabeflipflop gesperrt und nur nach Auftreten eines Übertragimpulses am Teilerausgang bis zum Auftreten des nächsten Übertragimpulses am Ausgang des ersten Zählschaltkreises freigegeben wird. Damit zählt der erste Zählschaltkreis innerhalb eines Frequenzteilzyklus nur einmal verkürzt, entsprechend der ihm einprogrammierten Zahl (Einerziffer), sonst aber mit seiner vollen Zählkapazität. Da sein Ladeimpuls unmittelbar aus seinem Übertragimpuls erzeugt wird, bestimmen der erste Zählschaltkreis und seine Ladeimpulserzeugung in der Impulserzeugerschaltung allein die mögliche Eingangsfrequenz, unabhängig von der Signalverzögerungszeit in den übrigen Zählschaltkreisen.

Während eines Frequehzteilzyklus müssen mindestens zwei Übertragimpulse des ersten Zählschaltkreises auftreten, das erfordert, daß das minimale Teilerverhältnis des gesamten Teilers um eins größer ist, als die Zählkapazität des ersten Zählschaltkreises. Der zweite Zählschaltkreis muß eingangsseitig für die Eingangsfrequenz des gesamten Teilers ausgelegt sein, für die weiter folgenden können langsamere Zählschaltkreise verwendet werden.

Die Programmierung wird besonders übersichtlich, wenn als Zählschaltkreise Zähldekaden verwendet werden, diese als Rückwärtszähler betrieben werden und die Ladeimpulserzeugung so ausgelegt wird, daß jeweils dem Zählerstand O der Zählerstand ζ (= an den Programmiereingängen anliegende Zahl) folgt, dann gilt für das Teilerverhältnis des gesamten Teilers t = ζ + 1 sowohl mit als auch ohne das Freigabeflipflop.

In einer vorteilhaften Weiterentwicklung der Erfindung sind die Ladeeingänge der nachfolgenden Zählschaltkreise mit dem Ausgang der Impulsformierschaltung verbunden, d.h. die Impulsformierschaltung wird sowohl zum Setzen des Freigabeflipflops auch zum Laden der nachfolgenden Zählschaltkreise genutzt.

In einer anderen Weiterbildung der Erfindung ist ein zweiter Eingang der Impulsformierschaltung mit dem Zähleingang eines Zähjschaltkreises verbunden. Dadurch wird nach Auftreten eines Übertragimpulses am Ausgang des letzten Zählschaltkreises ein möglichst früher Beginn des Ladeimpulses und damit eine Erhöhung der möglichen Eingangsfrequenz des Teilers aus den nachfolgenden Zählschaltkreisen erreicht.

In einer weiteren Ausgestaltung der Erfindung ist der Eingang des ersten Zählschaltkreises direkt oder über einen Inverter mit einem dritten Eingang der Impulserzeugerschaltung verbunden. Dadurch wird die Ladeimpulserzeugung für den ersten Zählschaltkreis hinsichtlich einer möglichst hohen Eingangsfrequenz optimiert.

In einer weiteren Variante der Erfindung ist auch der zweite Zählschaltkreis mit einer weiteren Impulserzeugerschaltung und einem weiteren Freigabeflipflop so verbunden, wie der erste Zählschaltkreis mit den ihm zugeordneten Schaltungen, so daß drei verschiedene Ladeimpulse erzeugt werden. Dadurch werden in den nachfolgenden Zählschaltkreisen um eine Größenordnung höhere Signallaufzeiten zulässig und es können mehr und noch langsamere Zählschaltkreise eingesetzt werden, was zu größeren erreichbaren Teilerfaktoren bei praktisch gleichbleibendem Energiebedarf und ökonomischen Aufwand führt.

Ausführungsbeispiel

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. Die zugehörige Zeichnung zeigt in

Fig. 1: einen Frequenzteiler aus 3 Zählschaltkreisen Fig. 2: das Impulsdiagramm zu Fig. 1

Der in Fig. 1 dargestellte digitale programmierbare Frequenzteiler besteht aus 3 MSI-Zählschaltkreisen 1; 2; 3 in Standard-TTL-Technik, der Impuisformierschaltung 4, der auch der Ladeimpuls für die nachfolgenden Zählschaltkreise 2 und 3 entnommen wird, der Impulserzeugerschaltung 8 für den ersten Zählschaltkreis 1, dem Freigabeflipflop 9 und dem Inverter 10. Die nachfolgend beschriebenen erfindungswesentlichen Verbindungen sind in der Zeichnung verstärkt dargestellt. Der Übertragimpulsausgang PD des dritten und letzten Zählschaltkreises 3 ist mit dem Eingang der Impuisformierschaltung 4 verbunden. Diese Impuisformierschaltung 4 kann beispielsweise aus zwei NAND-Gattern und einem Kondensator aufgebaut sein, wie in der Strichlinierung angedeutet ist. Der Ausgang 6 der Impuisformierschaltung 4 ist mit dem Setzeingang S des Freigabeflipflops 9 verbunden und dessen direkter Ausgang Q mit dem Rücksetzeingang R der Impulserzeugerschaltung 8. Der andere Eingang S der Impulserzeugerschaltung 8 ist mit dem Übertragimpulsausgang PD des ersten Zählschaltkreises 1 verbunden und der invertierte Ausgang Q der Impulserzeugerschaltung 8 ist mit dem Ladeeingang CP dieses ersten Zählschaltkreises 1 sowie mit dem Takteinaana C des FreiaabefÜDfloDS 9 verbunden.

Mm-r I VfWW

Das Eingangssignal a (Fig. 2) schaltet mit seinem L/H-Flanken den Zählschaltkreis 1, dessen Übertrag die Zählschaltkreise 2 und 3 betätigt. Die Zählschaltkreise zählen rückwärts bis zum Zählerstand NuI I von allen drei Zäh Ischaltkreisen, da ihre Zähleingänge rückwärts CD benutzt werden und die Zähleingänge vorwärts CU dynamisch nicht beschaltet sind. Aus der Rückflanke (L/H) des Übertrags d des letzten Zählschaltkreises 3 wird mit der Impulsformierschaltung 4 ein Impulsf erzeugt, der als Ladeim puls für die Zählschaltkreise 2 und 3 dient und das Freigabeflipflop 9 über seinen Eingang S setzt. Damit werden die Zählschaltkreise 2 und 3 auf X2 = η gesetzt und das Freigabeflipflop gibt Hochpotential als Freigabeimpuls g an den Eingang R des als Impulserzeugerschaltung 8 eingesetzten Flipflops. Nach zehn weiteren Eingangsimpulsen erreicht def erste Zählschaltkreis 1 wiederum den Zählerstand Null und gibt einen Übertragimpuls b ab, der sowohl die Impulserzeugerschaltung 8 über ihren Eingang S setzt als auch den zweiten Zählschaltkreis 2 über seinen Eingang CD betätigt. Am invertierten Ausgang Q der Impulserzeugerschaltung 8 erscheint Tief potential als Ladeimpuls c für den ersten Zählschaltkreis 1, der dadurch auf X₁ = m gesetzt wird und stehen bleibt. Die nächste H/L-Flanke des Eingangssignals gelangt, über den Inverter 10 zur L/H-Flanke invertiert, auf den Takteingang C der Impulserzeugerschaltung 8, setzt diese zurück, da ihr Bedingungseingang D auf Tiefpotential liegt, und beendet damit den Ladeimpuls c. Dessen L/H-Rückflanke setzt das Freigabeflipflop 9 über seinen Takteingang C zurück, dasein Bedingungseingang D auf Tiefpotential liegt. Damit wird der Freigabeimpuls g beendet und die Impulserzeugerschaltung 8 blockiert, so daß ein neuer Ladeimpuls c für den ersten Zählschaltkreis 1 erst wieder nach Ablauf eines gesamten Frequenzteilzyklus und Auftreten eines Übertrages d am Teilerausgang erzeugt werden kann. Als Teilerausgänge können der Übertragausgang PD des letzten Zählschaltkreises 3 (kurzer L-Impuls), der Ausgang 5 der Impulsformierschaltung 4, an dem ein kurzer Η-Impuls e liegt, oder bevorzugt der invertierte Ausgang 11 des Freigabeflipflops 9 benutzt werden, an dem ein langer L-Impuls h liegt.

Claims

Erfindungsanspruch:

1. Digitaler programmierbarer Frequenzteiler aus einer Kettenschaltung von zwei oder mehr programmierbaren Zählschaltkreisen mit getrennter Ladeimpulserzeugung für den ersten Zählschaltkreis und für die nachfolgenden Zählschaltkreise, gekennzeichnet dadurch, daß der Übertragausgang (PD) des letzteren Zählschaltkreises (3) mit dem Eingang einer Impulsformierschaltung (4) verbunden ist, deren Ausgang (6) mit einem Eingang (S) eines Freigabeflipflops (9) verbunden ist, dessen Ausgang mit einem Eingang (R) einer Impulserzeugerschaltung (8) verbunden ist, mit deren anderen Eingang (S) der Übertragausgang (PD) des ersten Zählschaltkreises (1) verbunden ist, und deren Ausgang (Q) mit dem Ladeeingang (CP) des ersten Zählschaltkreises (1) und einem weiteren Eingang (C) des Freigabeflipflops (9) verbunden ist.
2. Digitaler programmierbarer Frequenzteiler nach Punkt 1, gekennzeichnet dadurch, daß die Ladeeingänge (CP) der nachfolgenden Zählschaltkreise (2; 3) und der erste Eingang des Freigabeflipflops (9) mit demselben Ausgang (6) der Impulsformierschaltung (4) verbunden sind.
3. Digitaler programmierbarer Frequenzteilernach Punkt 1, gekennzeichnet dadurch, daß ein zweiter Eingang (7) der Impulsformierschaltung (4) mit dem Zähleingang (CD) eines Zählschaltkreises (1; 2; 3) verbunden ist.
4. Digitaler programmierbarer Frequenzteiler nach Punkt 1, gekennzeichnet dadurch, daß der Zähleingang (CD) des ersten Zählschaltkreises (1) mit dem Eingang eines Inverters (10) und dessen Ausgang mit einem dritten Eingang (C) der Impulserzeugerschaltung (8) verbunden ist.
5. Digitaler programmierbarer Frequenzteilernach Punkt 1, gekennzeichnet dadurch, daß der Zähleingang (CD) des ersten Zählschaltkreises (1) mit einem dritten Eingang (C) der Impulserzeugerschaltung (8) verbunden ist.
6. Digitaler programmierbarer Frequenzteiler, nach einem der Punkte 1 bis 5, gekennzeichnet dadurch, daß auch der zweite Zählschaltkreis (2) mit einem weiteren Freigabeflipflop und einer weiteren Impulserzeugerschaltung in der gleichen Art und Weise verbunden ist, wie der erste Zählschaltkreis (1) mit dem Freigabeflipflop (9) und der Impulserzeugerschaltung (8).