DD233003A1 - Bildschirmsteuerung mit crt- und dma-controller - Google Patents

Abstract

Die Erfindung betrifft eine Bildschirmsteuerung fuer Mikroprozessorsysteme mit Bereitstellung von Refreshzyklen durch den Mikroprozessor. Ziel der Erfindung ist die Vermeidung zusaetzlichen Aufwandes durch separaten Bildwiederholspeicher, von zyklischen Programmunterbrechungen und damit verbundener Leistungsminderung des Systems und von diskretem Aufwand fuer die Durchfuehrung des DMA-Betriebs. Aufgabe der Erfindung ist eine Bildschirmsteuerung mit einem DMA-faehigen CRT-Controller und einem DMA-Controller, die unter Verwendung von Refreshzyklen auf den im Systemspeicher angeordneten Bildwiederholspeicher zugreift und dabei die Refreshforderungen dynamischer Speicher erfuellt. Die Aufgabe wird geloest, indem bei Vorliegen von DMA-Anforderungen durch den CRT-Controller durch eine als Flip-Flop-Schaltung aufgebaute DMA-Steuerung waehrend der Refreshzyklen beginnende DMA-Lesezyklen des DMA-Controllers ausgeloest werden, die gleichzeitig Schreibzyklen fuer den Zeilenpuffer des CRT-Controllers und Refreshzyklen fuer den dynamischen Systemspeicher sind, wobei die DMA-Steuerung durch ein BUSRQ-Signal zum Mikroprozessor die zeitliche Anpassung von DMA-Zyklen und Maschinenzyklen des Mikroprozessors vornimmt. Fig. 1

Description

Titel der Erfindung

Bildschirmsteuerung mit CRT- und DMA-Controller Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Bildschirmsteuerung mit CRT— und DMA—Controller für solche Mikroprozessorsysteme, in denen der Mikroprozessor selbständig Refreshzyklen für. im System vorhandene dynamische Speicher durchführt.

Charakteristik der bekannten technischen Lösungen

Die bekannteste Lösung für eine Bildschirmsteuerung beruht auf der Verwendung eines separaten Bildwiederholspeichers (z. B. DE-OS 3 222 704 ) mit der Möglichkeit ständigen Zugriffs, aber hohem Aufwand durch den Speicher selbst, die für die Adreß-, Steuer- und Datenleitungen nötigen Multiplexer und die Zeitsteuerung für den Zugriff durch das übergeordnete System.

Eine Lösung, die sich vorzugsweise bei Verwendung eines DMA-fähigen CRT-Controllers anbietet, verwendet einen Teil des Systemspeichers als Bildwiederholspeicher, wobei der Datenzugriff über einen DMA-Controller im DMA-Betrieb erfolgt (Intel: Component Data Catalog S. 9 - 358). Da aber während des DMA-Zugriffs der Mikroprozessor Pause hat, werden durch den zur ständigen Bildschirmsteuerung not-

_ ι Λ Ο

wendigen DMA—Betrieb bis zu 30 % der Zeit benötigt, wodurch eine wesentliche Leistungsminderung des Systems und Probleme bei zeitkritischen Abläufen entstehen. In der DD-PS 148 267 wurde vorgeschlagen, eine LED-Kleinanzeige mit wenigen Stellen (z. B. 32) durch transparentem DMA-Zugriff auf den im Systemspeicher angeordneten Anzeigewiederholspeicher unter Verwendung von Refreshzyklen, also ohne zusätzlichen Speicheraufwand und auch ohne Verlustzeiten für das Mikroprozessorsystem, zu betreiben, wobei die übrigbleibenden Refreshzyklen für das Auffrischen dynamischer Speicher ausreichen. Diese Lösung läßt sich aber nicht auf die Verhältnisse eines im typischen Falle etwa 2 K Zeichen darstellenden Bildschirms übertragen", da hier die übrigbleibenden Refreshzyklen nicht unter allen Bedin-. gungen ausreichen, um die Refreshforderungen dynamischer Speicher zu erfüllen.

Es wurde vorgeschlagen (WP G06P/257 932/2), das Auffrischen des Bildschirms im DMA—Betrieb unter Verwendung von Refreshzyklen durchzuführen, wobei die Refreshforderungen dynamischer Speicher dadurch befriedigt werden, daß die DMA-Lesezyklen gleichzeitig als Refreshzyklen für den gesamten Speicher wirksam werden und alle 128 Speicherspalten in der geforderten Zeiteinheit von 2 ms mindestens einmal aufgerufen werden. Während des Strahlrücklaufs beim Bildwechsel, wenn keine DMA-Zyklen durchgeführt werden, übernimmt der Mikroprozessor die Refreshdurchführung. Der Nachteil der vorgeschlagenen Lösung besteht im relativ hohen Aufwand für die diskret aufgebaute DMA-Steuerung

In der DD-PS 210 365 wird eine transparente (unter Einfügung von WAIT-Takten) DMA—Steuerung mit einem,DMA-Controller vorgeschlagen, die gleichfalls Refreshzyklen benutzt. Die bekannten DMA-Controller lassen aber nach Angaben der Hersteller den vorgeschlagenen 1-Takt-Zyklus-Betrieb für DMA-Lesen und -Schreiben nicht zu, außerdem wäre ein solcher 1-Takt-Betrieb nur mit speziellen, extrem schnellen Speicherschaltkreisen, nicht aber mit den üblicherweise für den Aufbau von Systemspeichern in Mikroprozessorsytemen

verwendeten dynamischen RAM—Schaltkreisen möglich. Der neben dem DMA—Controller notwendige Aufwand für die Transparenz-Steuerung ist beträchtlich hoch. Außerdem wird in jedem für DMA-Betrieb verwendeten M1-Zyklus ein WAIT-Takt eingefügt, auch wenn die anschließende Dekodierphas-e (Refreshzyklus) langer als 2 Takte ist.

Ziel der Erfindung

Ziel der Erfindung ist eine Bildschirmsteuerung mit CRT- und DMA-Controller, die die den bekannten technischen Lösungen anhaftenden Mangel beseitigt. Diese Mangel bestehen in zusätzlichem Aufwand durch separaten Bildwiederholspeicher mit Vorrichtungen zum Multiplexen der Adreß-, Steuer— und Datenleitungen in einer Leistungsminderung des Systems infolge der zyklischen Unterbrechungen de-r Arbeit des Mikroprozessors durch den DMA-Betrieb; in der Nichteinhaltung der Refreshforderungen dynamischer Speicher bei transparentem DMA-Betrieb unter Verwendung von Refreshzyklen; in beträchtlichem Aufwand bei diskreter DMA-Steuerung oder in unzulässiger Verwendung von DMA-Controllern in Verbindung mit extremen Forderungen an die Zugriffszeit der beim DMA—Betrieb verwendeten Speicher und hohem Aufwand für die Transparenzsteuerung.

25' Darlegung des Wesens der Erfindung Technische Aufgabe

Der Erfindung liegt die Aufgabe zugrunde, eine Bildschirm— steuerung mit einem für DMA-Betrieb geeigneten CRT-Controller und einem DMA-Controller zur Durchführung des DMA-Betriebs zu entwickeln, die ohne wesentliche Verzögerung der Arbeit des Mikroprozessorsystems im DMA—Betrieb unter Verwendung eines Teils der durch den Mikroprozessor bereitgestellten Refreshzyklen auf den als Teil des Systemspeichers definierten Bildwiederholspeicher zugreift, wobei trotz der Benutzung von Refreshzyklen für den DMA—Betrieb die Refreshforderungen

_ 4 —

von im System vorhandenen dynamischen Speichern erfüllt werden sollen.

Merkmale der Erfindung 5

Erfindungsgemäß wird die Aufgabe gelöst, indem die mit einem DMA-fähigen CRT-Controller in Verbindung mit einem DMA-Controller realisierte Bildschirmsteuerung einen Teil der vom Mikroprozessor bereitgestellten Refreshzyklen be— nutzt, um unter Steuerung durch eine Flip-Flop-Schaltung, die auch die zeitliche Anpassung des Ablaufs der Maschinenzyklen des Mikroprozessors an die Arbeitsbereitschaft des DMA-Controllers durch bedarfsweise Einfügung eines BUSRQ-Taktes vornimmt, DMA-Lesezyklen zum zyklischen .Füllen der internen Zeilenpuffer des CRT-Controllers durchzuführen, wobei die übrigbleibenden Refreshzyklen je nach Bildschirmstruktur (Zeichenkapazität, Wiederholfrequenz) und nach Art der ablaufenden Befehle (Zahl der Refreshzyklen in der Zeiteinheit) die Refreshforderungen von üblicherweise zum Aufbau des Systemspeichers verwendeten dynamischen RAMs nur während des Bildwechselintervalls gewährleisten. In den Zeiten, in denen die Zeilenpuffer gefüllt werden müssen, wird durch den zeitlichen Ablauf der vom DMA-Controller durchgeführten DMA-Lesezyklen mit lückenloser, sich zyklisch wiederholender Adreßfolge die Refreshbedingung der gelesenen Bank des dynamischen Systemspeichers und durch eine gemeinsame RAS-Leitung und dadurch erzeugtes RAS-Only-Refresh auch die Refreshbedingung weiterer, eventuell vorhandener Speicherbänke erfüllt.

Während der DMA-Lesezyklen, die gleichzeitig Datenschreib— zyklen für die beiden Zeilenpufferspeicher des CRT-Controllers sind, werden die CPU-Bustreiber durch eine von,? der Flip-Flop-Schaltung erzeugte Steuerleitung in den hochohmigen Zustand versetzt, um die Busübernahme durch den DMA-Controller zu ermöglichen.

Ausführungsbeispiel

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden, das die für das Verständnis der erfindungsgemäßen Lösung wesentlichen Teile eines mit einem Mikroprozessor vom Typ U880D aufgebauten Mikroprozessorsystems zeigt. Das Mikroprozessorsystem enthält einen üblicherweise aus hochintegrierten dynamischen RAM-Schaltkreisen (16 K χ 1, 64 Z χ 1) aufgebauten Systemspeicher, der größer als der vom zugrundegelegten Mikroprozessor direkt adressierbaren Speicherraum sein kann; die in diesem Falle notwendige Bankumschaltung ist, da sie nicht Gegenstand der erfindungsgemäßen lösung ist, hier nicht mit dargestellt. Zum dargestellten System gehört ferner eine Bildschirmsteuerung, die mit einem DMA-fähigen CRT-Controller vom Typ 8275 aufgebaut ist, der unter Benutzung eines DMA-Controllers vom Typ U858D auf den im Systemspeicher angeordneten Bildwiederholspeicher zugreift.

Die zugehörigen Zeichnungen zeigen: 20

Fig. 1: Blockschaltbild der wesentlichen Teile des Mikroprozessorsystems mit Systemspeicher, CRT-Controller, DMA-Controller und DMA-Steuerung,

Fig·. 2: Explizite Darstellung der DMA-Steuerung,

Fig". 3: Diagramm eines DMA-Lese— und Zeilenpuffer-Schreibzyklus

Der Mikroprozessor (ZVE) 1 (Fig. 1) ist mit den übrigen Bestandteilen des Systems durch Adreßbustreiber 2 für den Adreßbus AB0-AB15, Datenbustreiber 3 für den Datenbus DB0-DB7 und Steuerbustreiber 4- für den Steuerbus MREQ, IORQ, RD, WR und M1 (für die erfindungsgemäße Lösung irrelevante Steuerbusleitungen sind hier weggelassen) verbunden. Bei einer durch einen DMA-Teilnehmer über BUSRQ an die ZVE 1 gegebene Busanforderung schaltet die ZVE 1 mit BUSAK (Busaner-

kenmmgssignal) über die Gatter 5 und 6 die Treiber 2-4 in den hochohmigen Zustand. BAO ist das vom Open-Collector-Gatter 5 an den DMA-Teilnehmer geleitete Quittungssignal

für die Busanforderung, das aber als bidirektionale Leitung auch benutzt werden kann, um über Gatter 6 die Treiber 2-4 hochohmig zu schalten, ohne daß eine Busanforderung an die ZVE1 gegeben worden ist, wie das bei transparentem DMA—Betrieb unter Verwendung von Refreshzyklen nötig ist.

Der CRT-Controller 7 (vom Typ 8275) besitzt zwei interne Zeilenpuffer, die jeweils max. 80 Zeichen zur Darstellung einer Zeichenzeile auf dem Bildschirm aufnehmen können. Während aus einem der Zeilenpuffer über den Zeichengenerator 8, das Schieberegister 9 zur Parallel-Serienwandlung und die Synchronisationsschaltung 10 (Ausgangssignale VIDEO, SYNC, INTENS) eine Zeichenzeile auf dem Bildschirm abgebildet wird, muß der 2. Zeilenpuffer bis zum Beginn der folgenden Zeichenzeile aus dem im Systemspeicher 11 angeordneten Bildwiederholspeicher gefüllt werden. Zu diesem Zwecke gibt der CRT-Controller 7 für jedes zu lesende Zeichen ein DMA-Anforderungssignal DRQ aus, das bei Durchführung des DMA-Lesevorgangs von der DMA—Steuerung 12, die in Fig. 2 explizit dargestellt ist, durch das DMA-Anerkennungssignal DACK quittiert wird.

Der DMA-Lesezyklus (der zeitliche Ablauf ist im Diagramm der Fig. 3 dargestellt) ist gleichzeitig Schreibzyklus für das in den Zeilenpuffer des CRT-Controllers 7 einzutragende Da— tenbyte, das vom Bildwiederholspeicher, der im Systemspei— eher 11 enthalten ist, auf dem Datenbus DBO - DB7 anliegt und mit dem durch die DMA-Steuerung 12 erzeugten Schreibimpuls WRCRT in Verbindung mit DACK in den Zeilenpuffer eingetragen wird

Für die DMA-Lesevorgänge werden solche Refreshzyklen verwendet, die nach Befehlslesezyklen (gekennzeichnet durch Aktivierung der Bussteuersignale M1 und MREQ) ablaufen.

Dabei ergibt sich der im folgenden beschriebene zeitliche Ablauf (Pig. 2 und 3). '

Durc-h die positive Flanke von M1 . MREQ (Gatter 13) wird bei Anliegen eines DMA-Anforderungssignals DRQ = H vom CRT-Controller 7 am D-Eingang das Flip-Flop 14 eingeschaltet und damit BAI = L am BAI-Eingang des DMA-Controllers 15-Der DMA-Controller 15 wird vor Beginn der Bildschirmarbeit durch das Betriebssystem initialisiert, indem mit OUTPUT-Befehlen der ZVE1, die vom Steuerbus über die bidirektionalen Treiber 16 im DMA-Controller 15 wirksam werden, das Einschreiben der auf dem Datenbus DB0-DB7 anliegenden Steuerbytes in die Steuerregister bewirkt wird.'Nach dem "Enable DMA"-Kommando gibt der DMA-Controller 15 bei aktiviertem BereitSchaftseingang RDY eine Busanforderung BUSRQ aus, die aber bei der erfindungsgemäßen Schaltungsanordnung nicht ausgewertet wird, da ja transparenter DMA-Betrieb ohne Anhalten der ZVE1 während des gesamten DMA—Vorgangs durchgeführt wird. Der DMA-Controller 15 erwartet auf seine Busanforderung das Busanerkennungssignal BAI = L, das, wie oben beschrieben, im M1-Zyklus durch FF14 bereitgestellt wird.

Nach einer schaltkreisspezifischen Verzögerung von 2 Takten beginnt der DMA-Zyklus, der entsprechend der Initialisierung als 2-taktiger Lese-(Search-)Zyklus abgearbeitet wird. Der DMA-Controller 15, der auf eine dem jeweiligen Anwendungsfall entsprechende Anfangsadresse und Blocklänge (= Zeichenzahl auf dem Bildschirm) initialisiert wurde, gibt in jedem DMA-Zyklus über den Adreßbustreiber 17 die jeweilige Byte-Adresse auf den Adreßbus und aktiviert über den während eines DMA-Zyklus durch DACK = L richtungsumgeschalteten Steuerbustreiber 16 die für einen Speicherlesevorgang nötigen Steuersignale auf dem Steuerbus.

Die beiden Signale DACK und BAO werden durch das FF18 erzeugt (letzteres über das Open-Collector-Gatter 19). BAO = L bewirkt über Gatter 6 die Abschaltung der ZVE-Bustreiber 2-4 während der DMA-Zyklen.

Der Schreibimpuls für den CRT-Controller 7 WRCRT = L kommt beim Initialisieren über Gatter 20 vom ZVE-Steuerbus, beim

Zeilenpufferfüllen wird er durch FF21 und Gatter 22 erzeugt. Beim Abschalten von FF21 wird als Folge auch FF18 abgeschaltet und der DMA-Zyklus damit beendet. Ein neuer DMA-Zyklus kann sich nicht unmittelbar anschließen, da BAI = L bereits einen Takt vorher beim Einschalten von FF21 über den Reseteingang an FF14 beendet wurde.

Aus dem Diagramm Fig. 3 ist ersichtlich, daß durch die Reaktionszeit des DMA-Controllers 15 auf BAI = L, die 2 Takte beträgt,, der 2-taktige DMA-Zyklus erst einen Takt nach dem Refreshzyklus beginnt. Bei allen ZVE-Befehlen, die eine De— kodierphase von mehr als"2 Takten haben, reicht die Zeit für den DMA—Zyklus aus. Bei einer Dekodierphase von genau 2 Takten (identisch mit Refreshzyklus; bei der Mehrzahl der ZVE-Befehle) würde sich aber eine Überlappung von 1 Takt des DMA-Zyklus mit dem nachfolgenden Maschinenzyklus ergeben. Da ZVE1 und DMA-Controller 15 die Busherrschaft benötigen, muß bei 2-Takt-Dekodierphase der nachfolgende Maschinenzyklus um 1 Takt verzögert werden. Das geschieht durch Aktivierung von BUSRQ (erzeugt durch FF23 und 0.-C.-Gatter 24) entsprechend Diagramm Fig. 3. .

Man kann sehen, daß bei einer Dekodierphase von mehr als 2 Takten BUSRQ durch die ZVE1 nicht als aktiv erkannt wird und somit kein BUSRQ-Zyklus von 1 Takt eingefügt wird (die Abfrage von BUSRQ durch die ZVE1 erfolgt zu Beginn des letzten Taktes eines Maschinenzyklus).

Der DMA-Controller 15 wird auf die Auto-Restart-Arbeitswei— se initialisiert, wodurch nach Abarbeitung einer Blocklänge (identisch mit Zeichenzahl des Bildschirms) automatisch die Anfangsadresse wieder im Adreßzähler eingestellt und neue DMA-Zyklen abgearbeitet werden.

Bei variabler Zeichenzahl des Bildwiederholspeichers, die sich bei dem zugrundegelegten CRT-Controller dann ergeben kann, wenn der Modus "Unsichtbare Einfügung von Steuerzeichen" initialisiert wird (in diesem. Falle kommen die Steuerzeichen, z. B. für Blinken, Inversdarstellung, Unterstreichen, zusätzlich zur auf dem Bildschirm darstellbaren Zeichenzahl hinzu), muß durch ein Bildwechsel-Inderrupt der DMA-Controller

bei jedem Bildwechsel neu auf die Anfangsadresse des Bild— wiederhols.peichers initialisiert werden.

Der Systemspeicher 11 des Mikroprozessorsystems, in dem auch der Bildwiederholspeicher angeordnet ist und der üb— licherweise mit dynamischen RAMs aufgebaut ist, besteht aus einer oder mehreren Speicherbänken.

Die erfindungsgemäße Lösung, die DMA-Zyklen gleichzeitig für die Refreshdurchführung des gesamten dynamischen Speichers zu benutzen, wird dadurch ermöglicht, daß alle vorhandenen dynamischen Speicherbänke durch eine gemeinsame RAS-Ieitung, verbunden sind und dadurch in den Speicherbänken, auf die beim DMA—Lesen nicht zugegriffen wird, ein RAS-Only—Refresh durchgeführt wird. In der Bank, die den Bildwiederholspeicher enthält, wird das Refresh aller Speicherzellen durch die DMA-Leseoperationen gewährleistet, da bei dynamischen Speichern beim Lesen gleichzeitig in der gesamten angesteuerten Reihe (RAS-Adresse) Refresh durchgeführt wird. Durch die Initialisierung des CRT-Controllers muß gewährleistet werden, daß in der Zeiteinheit auf allen Reihenadressen DMA-Lesezyklen durchgeführt werden (128 Refreshzyklen in 2 ms oder 256 Refreshzyklen in 4 ms, je nach Forderung der verwendeten DRAMs).

Claims (4)

1. -1U-

   Patentansprüche

   1. Bildschirmsteuerung für Mikroprozessorsysteme, in denen der Mikroprozessor selbständig Refreshzyklen für das Refreshing dynamischer Speicher bereitstellt und über abschaltbare Treiber mit dem Systembus verbunden ist, mit einem im Systemspeicher des Mikroprozessorsystems angeordneten Bildwiederholspeicher, mit einem DMA-fähigen CRT-Controller und einem DMA-Controller, der über abschaltbare Treiber mit dem Adreßbus und über richtungsumschaltbare Treiber mit dem Steuerbus verbunden ist, gekennzeichnet dadurch, daß eine als Flip-Flop-Schaltung realisierte, durch ein DMA—Anforderungssignal (DRQ) des CRT—Controllers (7) während der auf Befehlslese— zyklen folgenden Refreshzyklen der ZVE (1) aktivierbare DMA-Steuerung (12) über eine Busanerkennungsleitung (BAI) mit einem ständig in DMA-Bereitschaft stehenden, zur Durchführung von 2-Takt-DMA-Lesezyklen initialisierten DMA-Controller (15) derart in Verbindung steht, daß der DMA-Controller (15) bei Vorliegen einer DMA-Anforderung (DRQ) durch den CRT-Controller (7) einen während eines Refreshzyklus beginnenden DMA—Lesezyklus unter Abschaltung der ZVE-Bustreiber (2-4) und unter Zu— bzw. Richtungsumschaltung der Adreß— bzw. Steuerbustreiber, des DMA-Controllers (15) durch von der DMA-Steuerung (12) erzeugte Signale (BAO, DACK ) einleitet, daß die während dieser DMA-Lesezyklen auf dem Datenbus (DBO - DB7) bereitgestellten Speicherdaten gleichzeitig am Dateneingang des CRT-Controllers (7) anliegen, daß die DMA—Lesezyklen durch ein von der DMA-Steuerung (12) -am CRT-Controller (7) anliegendes Schreibsignal (WRCRT) zugleich Schreibzyklen für den Zeilenpuffer des CRT-Controllers (7) und durch die lückenlose, vom DMA-Controller (15) bereitgestellte Adressenfolge außerdem Refreshzyklen für den dynamischen Systemspeicher (11) und daß die zeitliche Anpassung zwischen DMA-Zyklen und nachfolgenden Maschinenzyklen der ZVE (1) durch

   ein von der DMA—Steuerung (12) zur ZVE (1) geleitetes BUSRQ-Signal erfolgt.
2. 2. Bildschirmsteuerung nach Anspruch 1, gekennzeichnet dadurch, daß bei variabler Byteanzahl des Bildwiederholspeichers, wie sie sich bei nicht sichtbarer Einfügung von Steuerzeichen ergeben kann, durch ein bei Bildwechsel vom CRT-Controller (7) erzeugbares Interrupt die Neuinitialisierung des DMA-Controllers (15) auf die Blockanfangsbedingungen veranlaßt werden kann.
3. 3. Bildschirmsteuerung nach Anspruch 1, gekennzeichnet dadurch, daß bei Aufbau des dynamischen Systemspeichers (11) aus mehreren Speicherbänken diese durch eine gemeinsame RAS—leitung verbunden sind, wodurch in den nicht direkt aufgerufenen Bänken RAS-OnIy-Refresh durchführbar ist.
4. 4. Bildschirmsteuerung nach Anspruch 1, gekennzeichnet dadurch, daß die DMA-Steuerung (12) als Flip-Flop-Schaltung aus 4 D-Flip-Flops aufgebaut ist, die zur Erzeugung

   der Signale BAI, BAO/DACK, BÜSRQ und ¥RCRT dienen, wobei das DMA-Anforderungssignal (DRQ) des CRT-Controllers (7) an dem BAI erzeugenden FF anliegt, während die übrigen Flip—Flops als Folge des ersten einschaltbar sind. 25

   Hierzu 3 Seiten Zeichnungen.