DD288684A5 - Schaltungsanordnung fuer eine steuereinheit des dma-bausteines zur bildschirm-refreshsteuerung mit bildschirmsteuerung fuer schnelle mikroprozessorsysteme oder langsame dynamische speicher im echtzeitbetrieb - Google Patents

Abstract

Die Erfindung betrifft eine Schaltungsanordnung fuer eine Steuereinheit des DMA-Bausteines zur Bildschirm-Refreshsteuerung mit Bildschirmsteuerung fuer schnelle Mikroprozessorsysteme oder langsame dynamische Speicher im Echtzeitbetrieb. Sie beinhaltet eine Steuereinheit des DMA-Bausteines zur Bildschirm-Refreshsteuerung mit Bildschirmsteuerung fuer schnelle Mikroprozessorsysteme oder langsame dynamische Speicher im Echtzeitbetrieb, wobei fuer die dynamischen Speicher von der Bildschirmsteuerung selbstaendig Refreshzyklen generierbar sind. Zu dem Bereitschaftssignal Flipflop (FF1) und dem Busabschaltungs-Flipflop (FF2) mit den an den Takteingaengen (c) vorgeschalteten Taktgatter (G1) und Taktsteuergatter (G2) ist erfindungsgemaesz ein Ruecksetzgatter (G3) geschaltet sowie ein ueber eine Impulsverkuerzungsschaltung (IVS) gesteuerter Einschreib- und DMA-Bestaetigungssignal-Flipflop (FF3) angeschlossen, dessen Ausgang (Q) sowohl mit der Leitung fuer ein DMA-Bestaetigungs- und Schreibsignal (DACK; WRCRT) als auch mit einem Takteingang (C) eines gesteuerten Speicher-Flipflop (FF4) zum Durchschalten der Daten * verbunden ist. Fig. 1{Steuereinheit; DMA-Baustein; Bildschirm-Refreshsteuerung; schnelle Mikroprozessorsysteme; langsame dynamische Speicher; Echtzeitbetrieb; Refreshzyklen; Bereitschaftssignal-Flipflop; Busabschaltungs-Flipflop; Taktgatter; Taktsteuergatter}

Description

Hierzu 2 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung für eine Steuereinheit des DMA-Bausteines zur Bildschirm-Refreshsteuerung mit Bildschirmsteuerung für schnelle Mikroprozessorsysteme oder langsame dynamische Speicher im Echtzeitbetrieb.

Charakteristik der bekannten technischen Lösungen

Bekannte technische Lösungen verwenden zur Realisierung einer Bildschirmsteuerung einen separaten Bildwiederholspeicher (vgl. DE-OS 3222704).

Eine derartige Lösung bedingt jedoch einen hohen Aufwand für den separaten Bildwiederholspeicher sowie für die eingesetzten Multiplexer, die für die Adreß-, Daten- und Steuerleitungen benötigt werden.

In einer anderen Lösung (Intel Component Data Catalog S. 9-358) wird von dor Verwendung eines Teiles des Systemspeichers als Bildwiederholspeicher ausgegangen. Dabei wird der Datenzugriff übt; einen DMA-Baustein realisiert.

Durch die DMA-Zugriffe wird die Arbeit des Mikroprozessors unterbrochen. Dabei werden bis zu 30% der Laufzeit eines Programms für den Zugriff auf den Bildwiederholspeicher benötigt. In einer weiteren technischen Lösung (vgl. DD-WP 148 267 G 06 F3/147) wird vorgeschlagen, einen transparenten DMA-Zugriff unter Verwendung von Refreshzyklen vorzunehmen. Dabei wird kein zusätzlicher Zeitaufwand für das System und kein separater Bildwiederholspeicher benötigt.

Da die übrigbleibenden Refreshzyklen für das Auffrischen der dynamischen Speicher ausreichen müssen, läßt sich diese Lösung nur bei Systemen mit einem kleinen Anzeigewiederholspeicher (z.B. LED-Kleinanzeigen) verwenden.

Eine weitere Lösung (vgl. DD-WP 231971 G 06 F 3/153) basiert auf der gleichzeitigen Nutzung der DMA-Lesezyklen als Refreshzyklen für den gesamten dynamischen Speicher.

Nachteilig ist neben dem hohen Bauelementeaufwand, daß die vorgegebene DMA-Steuerung feste Adressen für den Bildwiederholspeicher benötigt. Damit können die Vorteile des CRT-Controllers nicht voll genutzt werden.

In einer weitergeführten Lösung (DD-WP 233003 G 06 F 3/153) ist die Bildschirmsteuerung mit DMA-Baustein und einem DMA-fähigen CRT-Controller ausgerüstet. Von der DMA-Steuerung werden ebenfalls Refreshzyklen mitbenutzt.

Nachteilig ist bei dieser Lösung, daß bei allen Refreshzyklen der zentralen Verarbeitungseinheit, die eine Dekodierphase von nicht mehr als 2 Takte aufweist, ein zusätzlicher BUSRQ-Takt eingefügt werden muß. Damit erhöhen sich die Programmlaufzeiton, und das Mikroprozessorsystem kann nicht seine volle Leistungsfähigkeit erreichen.

Um Unterbrechungen der CPU zu vermeiden, wurde in einer weiteren Lösung (vgl. DD-WP 245281 G 06F 3/153) wieder auf die Verwendung eines separaten Bildwiederholspeichers zurückgegriffen. Der Vorteil, ohne die Einfügung zusätzlicher Takte auszukommen, wird uurch eine Einschränkung der Flexibilität des Systems orkauft.

Durch eine weiterführende Lösung (vgl. DD-WP 270396 G 06 F 03/153) wird erreicht, einen Teil des Systemspeichws als Bildwiederholspeicher zu nutzen, wobei der Datenzugriff durch den DMA-Controller in den Refreshtakten der CPU erfolgt. Dabei erfolgt keine Unterbrechung der Arbeit der CPU. Das System ist flexibel. Es lassen sich alle Vorteile des CRT-Controllers nutzen.

Ein mit einer derartigen Bildschirmsteuerung versehenes Mikroprozessorsystem wird durch die Bedienung des Bildschirmes nicht in seiner Leistungsfähigkeit beeinträchtigt.

Bei Beibehaltung der Verarbeitungsbreite ist eine weitere Erhöhung der Rechenleistung des Systems nur durch die Erhöhung der Systemtaktfrequenz realisierbar. Ein Einsatz der beschriebenen technischen Lösung in schnellen Mikroprozessorsystemen mit hohen Systemtaktfrequenzen ist jedoch nicht möglich wie auch nicht ein Einsatz einer RAS-CAS-Steuerung mit langer Erkennungszeit zur Ansteuerung von langsamen Speicherschaltkreisen.

Ziel der Erfindung

Ziel der Erfindung ist es, eine Bildschirmsteuerung zu entwickeln, die bei geringem Bauelementeaufwand für den Einsatz in schnellen Mikroprozessorsystemen geeignet ist oder den Einsatz langsamer dynamischer Speicher gestattet, ohne die Vorteile der bekannten technischen Lösungen wie Verringerung des Softwareaufwandes, des frei programmierbaren Bildschirmformates, der komfortablen Bildschirmgestaltung, der einfachen Anpassung an bestehende Systeme und der Möglichkeit der Darstellung von Pseudografik einzuschränken.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, eine Bildschirmsteuerung zu entwickeln, die ohne zusätzliche Hitistakte und ohne Unterbrechung der zentralen Verarbeitungseinheit arbeitet und die durch eine geänderte Ansteuerung des DMA-Controllers und Bereitstellung der Daten für den CRT-Controller den Einsatz in schnellen Mikroprozessorsystemen oder den Einsatz langsamer dynamischer Speicher erlaubt. Dabei soll diese Steuerung unabhängig von der Art der RAS-CAS-Steuerung beim Einsatz von dynamischen Speichern arbeiten.

AusfOhrungsbelspIel Die Erfindung wird nachstehend an einem Ausführungsbeispiel näher erläutert. Die Figuren zeigen Fig. 1: Schaltungsanordnung für eine Steuereinheit des DMA-Bausteines zur Steuerung des CRT-Controllers, des DM V

Controllers, der Adreß-, Daten- und Steuerbustreiber sowie zur Zwischenpufferung der Daten für den CRT-Cc.ltroller Fig. 2: Taktdiagramm für einen Befehlsholezyklus M1 mit transparentem DMA-Transfer.

In der Steuereinheit des DMA-Bausteines gem. Fig. 1 ist die Leitung für das DMA-Anforderungssignal DRQ einmal an den Steuereingang D des Bereitschaftssignal-Flipflops FF1 mit dem Ausgang Q für die Leitung des Bereitschaftssignals RDY zum DMA-Controller undzum anderen an den Eingang D des Busabschaltungs-Flipflops FF2 mit dem Ausgang O '¹Jr die Leitung der Busabschaltung BAO zum DMA-Controller angeschlossen. Die Leitungen für den Befehlsholezyklus M1 und das Speicheranforderungssignal MREQ sind über das Taktgatter G1 mit dem Takteingang C des Bereitschaftssignal-Flipflops FF1 und die Leitungen für den Befehlsholezyklus MT und des Bereitschaftssignal RDY sind über dasTaktsteuergatter G 2 mit dem_ Takteingpng C des Busabschaltungs-Flipflops FF2 verbunden. Die Leitung für das Lesesignal RD führt zum Rücksetzeingang_R des Bereitschaftssignal-Flipflops FF1 und zu einer Impulsverlängerungsschaltung IVS, die sowohl an den Rücksetzeingang R eines Einschreib- und DMA-Bestätigungssignal-Flip-Flops FF3 als auch an den Eingang eines Rücksetzgatters G3 führt, wobei dessen weiterer Eingang an die Leitung für das Rücksetzsignal RESET angeschlossen ist. Der Ausgang des Rücksetzgatters G 3 ist mit dem Rücksetzeingang R des Busabschaltungs-Flipflops FF2 verbunden. Weiterhin stehen die Leitungen für das Rücksetzsignal RESET mit dem Setzeingang S und die des Speicheranforderungssignals MREQ mit dem Takteingang C,des Einschreib- und DMA-Bestätigungssignal-Flipflops FF3 in Verbindung. Ein gesteuerter Speicher-Flipflop FF4, dessen Takteingang C mit dem Ausgang Q für das DMA-Bestätigungssignal DÄCK und das Schreibsignal WRCRT des Einschreib- und DMA-Bestätigungssignal-Flipflops FF3 verbunden ist, schaltet den Datenbus DO...D7 durch.Das Ausführungsbeispiel zeigt die Anwendung der Erfindung in einem schnellen Mikroprozessorsystem mit einer zentralen Verarbeitungseinheit vom Typ UA880 D, einem DMA-Controller vom Typ UA858 D und einem DAM-fähigen CRT-Controller vom Typ 8275.

Der CRT-Controller benötigt für die Anzeige auf dem Bildschirm die entsprechenden Daten aus dem Bildwiederholspeicher, der Bestandteil des Systemspeichers ist. Dies geschieht, indem er abwechselnd eines seiner 2 Zeilenpufier füllt. Die dabei überstrichenen Signale sind Low-aktiv gostaltet.

Zum Füllen des Speichers des CRT-Controllers sendet er das DMA-Anforderungssignal DRQ an die Steuereinheit des DMA-Bausteines zum Steuereingang D des Bereitschaftssignal-Flipflops FF1 (vgl. FJg₁I). Über das Taktgatter G1 werden die von der zentralen Verarbeitungseinheit über die Leitungen für den Befehlsholezyklus M1 und das Speicheranforderungssignal MREQ kommenden Signale verknüpft und an den Takteingang C des Bereitschaftssignal-Flipflops FF1 geführt. Sind beide Signale Low und liegt das DMA-Anforderungssignal DRQ an, wird am Ausgang Q des Bereitschaftssignal-Flipflops FF1 das Bereitschaftssignal RDY für den DMA-Controller wirksam und dieser gestartet. Dabei ist der entsprechende Impulsverlauf für den Befehlshole; yklus M1 in Fig. 2 dargestellt. Der Ausgang Q des Bereitschaftssignal-Flipflops FF1 ,nit dem Bereitschaftssif/nal RDY wird auf das Taktsteuergatter G 2 geführt, womit die Vorbereitung des Übernahmetaktes für das Busabschaltungs-Flipflop FF2 erfolgt. Weist die am zweiten Eingang des Taktsteuergatters G 2 angeschlossene Leitung für den Bofehlsholezylklus M1 High-Potential auf, so gelangt High-Potential an den Takteingang C des Busabschaltungs-Flipflops FF2, so daß dessen Ausgang Q das am Steuereingang D anliegende High-Potential des DMA-Anforderungssignals DRQ annimmt. Mit diesem gebildeten Busabschaltungssignal BAO werden die Adreß-, Daten- und Steuerbustreiber in den hochohmigen Zustand geschaltet.

Nimmt das Lesesignal RD Low-Potential an, wird das Bereitschaftssignal-Flipflop FF1 über dessen Rücksetzeingang R zurückgesetzt,_so daß am Ausgang Q Low-Potential anliegt. Durch die Low/High-Flanke des vom DMA-Controliors kommenden Lesesignals RD wird die Impulsverkürzungsschaltung IVS aktiviert. Ausgangsseitig wird ein kurzes Low-Signal erzeugt, das den Einschreib- und DAM-Bestätigungssignal-Flipflop FF3 über den Rücksetzeingang R zurücksetzt, so daß über den am Ausgang Q angeschlosenen Takteingang C der gesteuerte Speicher-Flipflop FF4 in den Speichermodus geschaltet wird. Damit werden die anliegenden Daten DO.„D7 im gesteuerten Speicher-Flipflop FF4 eingespeichert und können vom CRT-Controller abgefragt werden. Die Daten DO... D7 stehen so lange an, bis mit der Low/High-Flanke des Speicheranforderungssingals MREQ am Takteingang C des Einschreib- und DMA-Bestätigungssignal-Flipflops FF3 dieses gesetzt wird, so daß über den am Ausgang Q angeschalteten Takteingang C der gesteuerte Speicher-Flipflop FF4 in den transparenten Modus geschaltet wird. Damit können die Daten auch nach Beendigung des Refresh-Zyklus in den CRT-Controller eingeschrieben werden, ohne den Rechnerbus zu belasten und die Arbeit der CPU zu unterbrechen. Diese Schaltungskonfiguration erlaubt jetzt auch den Einsatz langsamer dynamischer Speicher bzw. schneller Taktsysteme und damit eine wesentliche Erweiterung des Einsatzbereiches. Mit dem Rücksetzen des Einschreib- und DMA-Bestätigungssignal-Flipflops FF3 durch die Impulsverkürzungsschaltung IVS werden weiterhin die Signale DMA-Bestätigungssignal DACK und Schreibsignal WRCRT aktiv. Außerdem wird das Low-Signal der

Impulsverkürzungsschaltung IVS mit dem Rücksetzsignal RESET über das Rücksetzgatter G 3 zusammengefaßt und an den

Rücksetzeingang R des Busabschaltungs-Flipflops FF2 geführt, so daß dieser rückgesetzt und das Busabschaltungssignal BAO inaktiv wird. Damit ist ein Funktionpzyklus abgeschlossen.

Claims (1)

1. -1- 288 634 Patentanspruch:

   Schaltungsanordnung für eine Steuereinheit eines DMA-Bausteines zur Bildschirm-Refr jshsteuerung mit Bildschirmsteuerung für schnelle Mikroprozessorsysteme oder langsame dynamischo Speicher im Echtzeitbetrieb, wobei eine Leitung für ein DMA-Anforderungssignal an einen Steuereingang, die Leitungen für einen Befehlsholezyklus und ein Speicheranforderungssignal über ein Taktgatter an einen Takteingang und eine Leitung für ein Lesesignal an einen Rücksetzeingang eines Bereitschaftssignal-Flipflops geführt sind, an dessen Ausgang eine Leitung für ein Bereitschaftssignal angeschlossen ist und daß eine Leitung für ein DMA-Anforderungssignal mit einem Steuereingang und eine Leitung vom Ausgang eines Bereitschaftssignal-Flipflops sowie eine für einen Befehlsholezyklus über ein Taktsteuergatter mit einem Steuereingagn eines Busabschaltungs-Flipflops verbunden sind, an dessen Ausgang die Leitung für das Busabschaltungssignal angeschlossen ist, dadurch gekennzeichnet, daß daß die Leitung für ein Lesesignal (RD) über eine Impulsverkürzungsschaltung (IVS) zum einen über einen Rücksetzeingang (R) eines Einschreib- und DMA-Bestätigungssignal-Flipflops (FF3) und zum anderen mit dem Eingang eines Rücksetzgatters JG 3)_zusammengeschaltet ist, dessen weiterer Eingang_an die Leitung für ein Rücksetzsignal (RESET) und dessen Ausgang an den Rücksetzeingang (R) des Busabschaltungs-Flipflops (FF2)_geführt ist und daß vom Einschreib- und DJMA-Bestätigungssignal-Flipflop (FF3) ein Setzeingang (S) mit der Leitung für das Rücksetzsignal (RESET), ein SteuereingangJDJjriit positivem Potential, ein Takteingang (C) mit der Leitung für ein Speicheranforderungssignal (MREQ) und ein Ausgang (Q) sowohl mit der Leitung für ein DMA-Bestätigungs- und Schreibsignal (DACK; WRCRT) als auch mit einem Takteingang (C) eines gesteuerten Speicher-Flipflops (FF4) zum Durchschalten der Daten (DO... D7) verbunden sind.