DE19543261A1 - Interface-Steuereinrichtung - Google Patents

Interface-Steuereinrichtung

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Description

Die vorliegende Erfindung betrifft eine Interface- Steuereinrichtung nach dem Oberbegriff des Patentanspruches 1.
Im allgemeinen besteht die Funktion von bekannten Televisions- Spieleinrichtungen darin, die Software des Computerspieles anzuzeigen. Das System einer solchen TV-Spieleinrichtung weist bereits einen Zentralprozessor (CPU), einen Speicher und Ein- Ausgabeports auf. Dies bedeutet, daß es einer PC-Struktur ähnlich ist. Wenn jedoch ein direkter Datenzugang zwischen dem Interface einer TV-Spieleinrichtung und dem Interface-Baustein eines PC-ISA-Bus eines Personalcomputers erfolgen soll, wird die Größe des Interface-Erweiterungseinbauortes bzw. des Interface-Erweiterungssteckplatzes einer TV-Spieleinrichtung beträchtlich vergrößert. Dies bedeutet, daß die TV- Spieleinrichtung viele ISA-Bus-Interface-Bausteine einfach und direkt verwenden kann.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Interface-Steuereinrichtung zu schaffen, die zwischen dem Interface des Erweiterungseinbauortes bzw. -einsteckplatzes einer TV-Spieleinrichtung und einem PC-Interface-Baustein als Brücke einbaubar ist.
Diese Aufgabe wird durch eine Interface-Steuereinrichtung gemaß dem Patentanspruch 1 gelöst.
Der wesentliche Vorteil der Erfindung besteht darin, daß erreicht wird, daß eine TV-Spieleinrichtung eine beträchtliche Anzahl von ISA-Bus-Interface-Bausteinen direkt verwenden kann, so daß die Größe des Interfaces des Erweiterungseinbauortes bzw. -einsteckplatzes der TV-Spieleinrichtung vergrößert wird.
Im folgenden werden die Erfindung und deren Ausgestaltungen im Zusammenhang mit den Figuren näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild der vorliegenden Erfindung;
Fig. 2 ein Blockschaltbild einer erfindungsgemäßen Ausfüh­ rungsform;
Fig. 3 Ein Blockschaltbild eines Schaltkreises der erfin­ dungsgemäßen Ausführungsform;
Fig. 4 ein Standard-Zykluszeit-Diagramm zum Auslesen eines 8-Bit-Speichers gemäß der vorliegenden Erfindung;
Fig. 5 ein Standard-Zykluszeit-Diagramm zum Einschreiben in einen 8-Bit-Speicher gemäß der vorliegenden Erfin­ dung;
Fig. 6 ein Zeitdiagramm des Einfüge-Warte-Zustandes zum Aus­ lesen eines 8-Bit-Speichers gemaß der vorliegenden Erfindung;
Fig. 7 ein Zeitdiagramm des Einfüge-Warte-Zustandes zum Schreiben in einen 8-Bit-Speicher gemäß der vorlie­ genden Erfindung;
Fig. 8 ein Zeitdiagramm des Null-Warte-Zustandes zum Ausle­ sen eines 8-Bit-Speichers gemäß der vorliegenden Erfindung;
Fig. 9 ein Zeitdiagramm des Null-Warte-Zustandes zum Schrei­ ben in einen 8-Bit-Speicher gemäß der vorliegenden Erfindung;
Fig. 10 ein Standard-Zykluszeit-Diagramm zum Auslesen eines 8-Bit-Ein-Ausgabeports gemäß der vorliegenden Erfin­ dung;
Fig. 11 ein Standard-Zykluszeit-Diagramm zum Schreiben in ein 8-Bit-Ein-Ausgabeport gemäß der vorliegenden Erfin­ dung;
Fig. 12 ein Zeitdiagramm des Einfüge-Warte-Zustandes zum Aus­ lesen eines 8-Bit-Ein-Ausgangsports gemäß der vorlie­ genden Erfindung;
Fig. 13 ein Zeitdiagramm des Einfüge-Warte-Zustandes zum Schreiben in ein 8-Bit-Ein-Ausgabeport gemäß der vor­ liegenden Erfindung;
Fig. 14 ein Zeitdiagramm des Null-Warte-Zustandes zum Ausle­ sen eines 8-Bit-Ein-Ausgangsports gemäß der vorlie­ genden Erfindung;
Fig. 15 bin Zeitdiagramm des Null-Warte-Zustandes zum Schrei­ ben in ein 8-Bit-Ein-Ausgabeport gemäß der vorliegen­ den Erfindung;
Fig. 16 bin Standard-Zykluszeit-Diagramm zum Auslesen eines 16-Bit-Speichers gemäß der vorliegenden Erfindung;
Fig. 17 ein Standard-Zykluszeit-Diagramm zum Schreiben in einen 16-Bit-Speicher gemäß der vorliegenden Erfin­ dung;
Fig. 18 ein Zeitdiagramm des Einfüge-Warte-Zustandes zum Aus­ lesen eines 16-Bit-Speichers gemäß der vorliegenden Erfindung;
Fig. 19 ein Zeitdiagramm des Einfüge-Warte-Zustandes zum Schreiben in einen 16-Bit-Speicher gemäß der vorlie­ genden Erfindung;
Fig. 20 ein Standard-Zykluszeit-Diagramm zum Auslesen eines 16-Bit-Ein-Ausgabeports gemäß der vorliegenden Erfin­ dung;
Fig. 21 ein Standard-Zykluszeit-Diagramm zum Schreiben in ein 16-Bit-Ein-Ausgabeport gemäß der vorliegenden Erfin­ dung;
Fig. 22 ein Zeitdiagramm des Einfüge-Warte-Zustandes zum Aus­ lesen eines 16-Bit-Ein-Ausgabeports gemäß der vorlie­ genden Erfindung, und
Fig. 23 in Zeitdiagramm des Einfüge-Warte-Zustandes zum Schreiben in ein 16-Bit-Ein-Ausgabeport gemäß der vorliegenden Erfindung.
Gemäß Fig. 1, die ein Blockschaltbild der vorliegenden Erfin­ dung zeigt, ist ein Interface-Steuerteil 3 zwischen einer Tele­ visions-Spieleinrichtung 1 und einer PC-Interface-Karte bzw. einem PC-Interface-Baustein 2 angeordnet, so daß die TV- Spieleinrichtung 1 den PC-Interface-Baustein 2 bzw. den Inter­ face-Baustein des Personalcomputers über das Interface-Steuer­ teil 3 betreiben kann. Gemäß Fig. 2 können bei einer Ausfüh­ rungsform der vorliegenden Erfindung die Signale im Interface 10 des Erweiterungseinbauortes bzw. des -einsteckplatzes (expansion slot interface) einer TV-Spieleinrichtung in Inter­ facesignale eines PC-ISA-Bus 20 umgewandelt werden. Diese Umwandlung erfolgt durch ein Interface-Steuerteil 30. In Über­ einstimmung mit dem Zustand der Interface-Signale des PC-ISA- Bus 20 wird ein Datenübertragungs-Bestätigungssignal DTAK# an das Interface 10 des Erweiterungseinbauortes des -einsteck­ platzes der TV-Spieleinrichtung 1 zur Steuerung gesendet.
Die Fig. 3 zeigt ein Blockschaltbild eines Schaltungskreises einer Ausführungsform der vorliegenden Erfindung. Das Interface-Steuerteil 30, das in der Fig. 2 gezeigt ist, enthält einen Kreis 31 zur Signalerzeugung zur Erzeugung von einem Adressen-Speichersignal, Auswahlsignalen mit hohen und niedrigen Bytes und von einem Endzählsignal, einen Adressdecodierungskreis 32, einen Kreis 33 zur Signalerzeugung zum Einlesen in und Auslesen aus einem Speicher und in bzw. aus einem Ein-Ausgabeport, und einen Kreis 34 zur Erzeugung eines Datenübertragungs-Bestätigungssignals. Wenn man davon absieht, daß der Kreis 34 das Datenübertragungs-Bestätigungssignal DTAK# in Übereinstimmung mit dem Interface-Signalzustand des PC-ISA- Bus 20 erzeugt und an das Interface 10 des Erweiterungseinbauortes bzw. des -einsteckplatzes der TV- Spieleinrichtung 1 sendet, werden der Rest der Signale in Interfacesignale des PC-ISA-Bus 20 durch das Interface 10 des Erweiterungseinbauortes bzw. des -einsteckplatzes der TV- Spieleinrichtung 1 umgewandelt.
Die Fig. 4 bis 23 zeigen Zeitdiagramme der verschiedenen Zustände der verschiedenen Ausführungsformen gemäß der vorliegenden Erfindung. Diese Zeitdiagramme werden verwendet, um die Umwandlungslogik der verschiedenen Signale des Interface-Steuerteiles 30 der Ausführungsformen der vorliegenden Erfindung aufzuzeigen.
Wie dies in der Fig. 4 dargestellt ist, zeigt das Standard- Zykluszeit-Diagramm zum Auslesen eines 8-Bit-Speichers gemaß der vorliegenden Erfindung, daß dann, wenn das Interface 10 des Erweiterungseinbauortes bzw. des -einsteckplatzes der TV- Spieleinrichtung 1 den Standardzyklus startet, um Daten von einem 8-Bit-Speicher eines Interface-Bausteines des PC-ISA-Bus 20 auszulesen, das Schreibsignal UWR# mit dem höherwertigen Byte und das Schreibsignal LWR# mit dem niederwertigen Byte des Interfaces 10 des Erweiterungseinbauortes bzw. des -einsteckplatzes der TV-Spieleinrichtung 1 ein hohes Potential aufweisen, während das Ausgangs-Einschaltsignal CASO# des Interfaces 10 ein niedriges Potential besitzt. Die zuvor genannten Signale können zusammen mit einem Adress-Abtastsignal AS# eines niedrigen Potentials und einem Taktsignal VCLK ein Adress-Speichersignal BALE für den PC-ISA-Bus 20 erzeugen. Das Adress-Speichersignal BALE ist ein Impuls eines halben Zyklus zum Verriegeln des Adressbus. Die Adressleitung AO kann durch das selektive Steuersignal TIME# und das Datenleitungssignal D1 zuerst erzeugt werden, um zu bestimmen, ob ein ungeradzahliges oder geradzahliges Byte auszulesen ist. Das Auswahlsignal MEMCS16# des 16-Bit-Speichers weist ein hohes Potential auf, um anzuzeigen, daß ein 8-Bit-Speicher Daten überträgt. In einer ähnlichen Weise können auch die Speicher-Lesesignale MEMR# und SMEMR# erzeugt werden. Wenn das Speicher-Lesesignal MEMR# und SMEMR# ein niedriges Potential besitzen, weist dieses den Speicher an, Daten an den Leitungen D7 bis D0 des Datenbus einzustellen bzw. zu erzeugen. Das Signal MEMR# kann eine Ausleseoperation in dem gesamten Speicherraum ausführen, während das Signal SMEMR# nur in einem Speicherraum arbeiten kann, wenn die Adresse kleiner als 1 Megabyte (MB) ist.
Wenn das Bereit-Signal IOCHRDY und das Null-Warte-Signal OWS# des Ein/Ausgangskanals ein hohes Potential besitzen, nachdem das Adress-Speichersignal BALE erzeugt wurde, wird das an das Interface 10 des Erweiterungseinbauortes bzw. -einsteckplatzes der TV-Spieleinrichtung gesendete Datenübertragungs- Bestätigungssignal DTAK# von einem hohen Potential auf ein niedriges Potential verändert. Dies zeigt an, daß der Speicher die Daten an den Leitungen D7 bis D0 des Datenbus aufgenommen hat.
Die Fig. 5 zeigt ein Standard-Zyklus-Zeitdiagramm eines 8-Bit- Speichers und ist auch ein Daten-Schreib-Zeitdiagramm eines 8- Bit-Speichers, wenn das Interface 10 des Erweiterungseinbauortes bzw. -einsteckplatzes der TV- Spieleinrichtung das Einschreiben in den Interface-Baustein des PC-ISA-Bus 20 ausführt. Der Unterschied zwischen den Fig. 5 und 4 besteht darin, daß das Schreibsignal UWR# mit dem höherwertigen Byte des Interface-Erweiterungseinbauortes 10 der TV-Spieleinrichtung 1 und das Schreibsignal LWR# mit dem niederwertigen Byte von einem hohen Potential in ein niedriges Potential verändert werden. Das Ausgangs-Einschalt-Signal CASO# besitzt ein hohes Potential. Das Adress-Abtast-Signal AS# besitzt ein niedriges Potential. Mit den zuvor genannten Signalen und dem Zyklus des Taktsignales VCLK können mehrere Signale, wie ein Adress-Speicher-Signal BALE, ein Adress- Leitungs-Signal AO und Speicher-Schreib-Signale MEMW# und SMEMW# individuell erzeugt werden. Der Speicher wird angewiesen, die Daten am Datenbus D7 bis D0 aufzuspeichern. Das Signal MEMW# kann in dem gesamten Speicherraum arbeiten, während das Signal SMEMW# nur dann arbeiten kann, wenn die Adresse kleiner als 1 Megabyte des Speicherraumes ist. Wenn das Datenübertragungs-Bestätigungssignal DTAK# des Interfaces 10 des Erweiterungseinbauortes bzw. des -einsteckplatzes der TV- Spieleinrichtung 1 von einem hohen Potential zu einem niedrigen Potential verändert wird, zeigt dies an, daß Daten in den Speicher eingeschrieben wurden.
Die Fig. 6 und 7 zeigen ein Zeitdiagramm des Einfüge-Warte- Zustandes zum Auslesen eines 8-Bit-Speichers bzw. ein Zeitdiagramm des Einfüge-Warte-Zustandes zum Einschreiben in einen 8-Bit-Speicher gemäß der vorliegenden Erfindung. Der Unterschied zwischen den Fig. 6 und 7 und den Fig. 4 und 5 besteht darin, daß sich das Bereitsignal IOCHRDY des Eingangs/Ausgangs-Kanals des PC-ISA-Bus 20 während einer vorgegebenen Zeitperiode von einem hohen Potential zu einem niedrigen Potential verändern kann. Wenn das Signal IOCHRDY ein niedriges Potential aufweist, fügt der Zentralprozessor CPU einen Wartezyklus hinzu, um zu bewirken, daß der Auslese- oder Einschreibzyklus eines Speichers länger als gewöhnlich wird. Die Fig. 8 und 9 zeigen ein Zeitdiagramm des Null-Warte- Zustandes zum Auslesen eines 8-Bit-Speichers bzw. ein Zeitdiagramm des Null-Warte-Zustandes zum Einschreiben in einen 8-Bit-Speicher gemäß der vorliegenden Erfindung. Der Unterschied zwischen den Fig. 8 und 9 und den Fig. 4 und 5 besteht darin, daß das Signal OWS# des Null-Warte-Zustandes des PC-ISA-Bus 20 sich von einem hohen Potential zu einem niedrigen Potential während einer vorgegebenen Zeitperiode verändern kann. Wenn das Signal OWS# ein niedriges Potential besitzt, zeigt dies an, daß kein Wartezyklus hinzugefügt werden muß, um den Lese- oder Schreibzyklus des Speichers zu verkürzen.
Die Fig. 10 zeigt ein Standardzyklus-Zeitdiagramm zum Auslesen eines 8-Bit-Ein-Ausgabeports gemäß der vorliegenden Erfindung. Der Unterschied zwischen der Fig. 10 und der Fig. 4 (Lese- Zeitdiagramm des Speichers) besteht lediglich darin, daß dann, wenn das Adress-Einschalt-Signal AEN des PC-ISA-Bus 20 ein niedriges Potential besitzt (Adresse zwischen 800000H bis 9FFFFFH), das Ein/Ausgabeport unter Verwendung der Adresse ADDR (das heißt A15-A0) decodieren kann. Die Fig. 10 und 4 stimmen insofern identisch überein, als das Signal VCLK, das Signal AS#, das Signal UWR#, das Signal LWR# und das Signal CASO# verwendet werden. Das Signal BALE und das Signal IOR# können erzeugt werden, wenn das an das Ein/Ausgabeport gesendete Signal IOR# ein niedriges Potential besitzt. Dadurch wird das Ein/Ausgabeport angewiesen, Daten an den Datenbus D7 bis D0 zu senden. Wenn das Signal DTAK# von einem hohen Potential zu einem niedrigen Potential verändert wird, zeigt dies an, daß das Ein/Ausgabeport Daten an den Leitungen D7 bis D0 des Datenbus aufgenommen bzw. erzeugt hat.
Die Fig. 11 zeigt ein Standard-Zykluszeit-Diagramm zum Einschreiben in ein 8-Bit-Ein-Ausgabeport gemäß der vorliegenden Erfindung. Wenn das an das Ein/Ausgabeport an einem Interface-Baustein des PC-ISA-Bus 20 gesendete Schreibsignal IOW# von einem hohen Potential zu einem niedrigen Potential geändert wird, weist dies das Ein/Ausgabeport an, Daten an den Datenbus D7 bis D0 eingeschrieben zu lassen. Der Zustand der Restsignale ist derselbe wie bei der Fig. 10.
Die Fig. 12 und 13 zeigen ein Zeitdiagramm des Einfüge­ Warte-Zustandes zum Auslesen eines 8-Bit-Ein/Ausgabeports bzw. ein Zeitdiagramm des Einfüge-Warte-Zustandes zum Einschreiben in ein 8-Bit-Ein/Ausgabeport gemäß der vorliegenden Erfindung. Das Bereitsignal IOCHRDY des Ein/Ausgangs-Kanals des PC-ISA-Bus 20 kann sich während einer vorgegebenen Zeitperiode von einem hohen Potential zu einem niedrigen Potential verändern, so daß der Zentralprozessor einen Wartezyklus hinzufügt und bewirkt wird, daß der Schreib- oder Lesezyklus des Ein/Ausgabeports länger als gewöhnlich wird. Die Fig. 14 und 15 zeigen ein Zeitdiagramm des Null-Warte-Zustandes zum Auslesen eines 8-Bit- Ein/Ausgabeports bzw. ein Zeitdiagramm des Null-Warte-Zustandes zum Einschreiben in ein 8-Bit-Ein/Ausgabeport gemäß der vorliegenden Erfindung. Das Signal DWS# des Null-Warte- Zustandes des PC-ISA-Bus 20 kann sich von einem hohen Potential zu einem niedrigen Potential während einer vorgegebenen Zeitperiode ändern, um anzuweisen, daß kein Wartezyklus hinzugefügt werden muß, um den Lese- oder Schreibzyklus des Ein/Ausgabeports zu verkürzen.
Die Fig. 16 bis 23 zeigen verschiedene Zeitdiagramme des 16- Bit-Speichers und der Porteinrichtungen. Die Unterschiede zwischen den Fig. 16 bis 23 und den Fig. 4 bis 15 bestehen darin, daß das Auswahlsignal MWMCS16# des 16-Bit- Speichers des PC-ISA-Bus 20 und das Auswahlsignal IOCS16# des 16-Bit-Ein/Ausgabeports des PC-ISA-Bus 20 sich während einer vorgegebenen Zeitperiode von einem hohen Potential zu einem niedrigen Potential verändern können. Wenn das Signal MEMCS16# und das Signal IOCS16# ein niedriges Potential besitzen, zeigt dies an, daß der bestehende 16-Bit-Speicher oder das Ein/Ausgabeport Daten über die Datenleitungen D15 bis D0 empfängt oder überträgt.
Mit der Hilfe des Interface-Steuerteiles 30 und der Interface- Steuerungstechnik können die Signale des Interfaces 10 des Erweiterungseinbauortes bzw. des -einsteckplatzes der TV- Spieleinrichtung in Signale umgewandelt werden, die vom Interface des PC-ISA-Bus 20 gefordert bzw. benötigt werden. In Übereinstimmung mit dem Signalzustand des PC-ISA-Bus 20 kann ein Datenübertragungs-Bestätigungssignal erzeugt und an das Interface 10 des Erweiterungseinbauortes bzw. -einsteckplatzes zu Steuerzwecken gesendet werden, um die in den Fig. 4 bis 23 jeweils gezeigten Zeitdiagramme herzustellen.
Die Erfindung betrifft eine Interface-Steuereinrichtung, die zwischen einer TV-Spieleinrichtung 1 und einem PC- Interface- Baustein 2 angeordnet ist. Mit der Hilfe einer Interface- Steuertechnik können die Signale des Interface 10 des Erweiterungseinbauortes bzw. des -einsteckplatzes der TV- Spieleinrichtung 1 in PC-Standard-Bus-Interface-Signale umgewandelt werden, um es zu ermöglichen, daß die TV- Spieleinrichtung 1 über das Interface-Steuerteil 30 direkten Zugriff zu Daten mit einem Interface-Baustein 2 erhält, die anfänglich an einem PC-Standard-Bus eingefügt werden, um das Interface 10 des Erweiterungseinbauortes bzw. des -einsteckplatzes der gegenwärtigen TV-Spieleinrichtung 1 zu vergrößern bzw. zu verbessern.

Claims (1)

  1. Interface-Steuereinrichtung, die zwischen einer TV-Spiel­ einrichtung (1) und einem PC-Interface-Baustein (3) anzuordnen ist, gekennzeichnet durch:
    einen Kreis (31) zur Signalerzeugung zur Erzeugung eines Adress-Speicher-Signales (BALE), eines Auswahlsignales mit einem höherwertigen und einem niederwertigen Byte und eines End-Zählsignales, wobei das Interface (10) eines Erweiterungseinsteckplatzes der TV-Spieleinrichtung (1) als Eingangssignal für den Kreis (31) zur Signalerzeugung ein Adress-Abtastsignal (AS#), ein Ausgangs-Einschalt-Signal (CASO#), ein Taktsignal (VCLK), ein Schreibsignal (UWR#) mit einem höherwertigen Byte und ein Schreibsignal (LWR#) mit einem niederwertigen Byte, ein Rücksetzsignal (MRES#), ein selektives Steuersignal (TIME#) und Datensignale (D1, D2) erzeugen kann, so daß der Kreis (31) das Adress-Speichersignal (BALE), das Auswahlsignal mit dem höherwertigen und niederwertigen Byte und das End-Zähl-Signal zur Übertragung an einen PC-Standard-Bus (20) erzeugen kann,
    einen Adress-Decodierungskreis (32), an den die Adress- Signale (A20-A23) von dem Interface (10) eingegeben werden, um ein Adress-Einschaltsignal (AEN) zu erzeugen und an den PC- Standard-Bus (20) nur dann zu senden, wenn das Adress- Einschaltsignal (AEN) ein niedriges Potential besitzt, wobei ein Ein/Ausgabeport mit einer Adresse decodieren und das End- Zähl-Signal erzeugen kann, die an den PC-Standard-Bus (20) übertragen werden,
    einen Kreis (33) zur Signalerzeugung zum Schreiben in einen bzw. zum Lesen aus einem Speicher und in ein bzw. aus einem Ein/Ausgabeport, wobei das Interface (10) der TV- Spieleinrichtung in den Kreis (33) zur Signalerzeugung die Adressensignale (A20-A23), das Adress-Abtastsignal (AS#), das Ausgangs-Einschalt-Signal (CASO#), das Taktsignal (VCLK), das Rücksetzsignal (MRES#), das selektive Steuersignal (TIME#) und Datensignale (D0, D3) eingibt, wobei der PC-Standard-Bus (20) in den Kreis (33) zur Signalerzeugung das Adress-Speichersignal (BALE), ein Auswahlsignal (MEMCS16#) für einen 16-Bit-Speicher und das Adress-Einschalt-Signal (AEN) eingibt, um Speicherauslesesignale (MEMR#), Speicherschreibsignale (MEMW#), ein Lesesignal (IOR#) für das Ein/Ausgabeport und ein Schreibsignal (IOW#) für das Ein/Ausgabeport zu erzeugen, die an den PC-Standard-Bus (20) zu senden sind,
    einen Kreis (34) zur Erzeugung eines Datenübertragungs-Bestätigungssignals (DTAK#), wobei der PC- Standard-Bus (20) in diesen Kreis das Adress-Speicher-Signal (BALE), das Adress-Einschalt-Signal (AEN), das Auswahlsignal (MEMCS16#) für den 16-Bit-Speicher, ein 16-Bit-Eingangs- Ausgangs-Auswahlsignal (IOCS16#), in Eingangs-Ausgangs-Kanal- Bereit-Signal (IOCHRDY) und ein Signal des Null-Warte-Zustandes (OWS#) eingibt, wobei das Interface (10) der TV-Spielein­ richtung (1) in den Kreis (34) zur Erzeugung des Datenübertragungs-Bestätigungssignales das Taktsignal (VCLK), das Adress-Abtastsignal (AS#), das selektive Steuersignal (TIME#), das Datensignal (D3) und das Rücksetzsignal (MRES#) eingibt, um das Datenübertragungs-Bestätigungssignal (DTAK#) zu erzeugen, das an das Interface der TV-Spieleinrichtung (1) zu senden ist, wobei
    durch das Interface-Steuerteil Signale des Interface (10) in einen Signalzustand des PC-Standard-Bus-Interface (20) umwandelbar sind und wobei in Übereinstimmung mit dem Signalzustand des PC-Standard-Bus-Interface (20) das Datenübertragungs-Bestätigungssignal (DTAK#) zum Senden an die TV-Spieleinrichtung (1) erzeugt wird, um es zu erleichtern, daß die TV-Spieleinrichtung (1) Zugang zu den Datensignalen mit dem Interface-Baustein (2) des PC-Standard-Bus (20) direkt erhält.
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