DD229527A1 - Halbleiterspeicher sowie verfahren zu dessen betrieb - Google Patents

Abstract

Die Erfindung betrifft einen Halbleiterspeicher mit Speicherzellen nach dem Ladungsschichtungsprinzip, der zur wahlfreien Speicherung von Daten in digitalen Rechenanlagen benutzt wird. Die Erfindung zielt auf einen Halbleiterspeicher, der mit den heute verfuegbaren technologischen Mitteln zur Produktion von MOS-Schaltkreisen herstellbar ist. Dazu wird die Aufgabe geloest, einen Halbleiterspeicher zu entwickeln, dessen Speicherzellen eine wesentlich geringere Dotierungskonzentration in der Speicherschicht aufweisen und in die trotzdem der "0"-Zustand sicher eingeschrieben werden kann. Erfindungsgemaess grenzt an den Speicherbereich der Speicherzellen ein Steuerbereich an, der ein Steuergate beinhaltet, wobei in der Speichermatrix die Steuergates durch Schreibbitleitungen spaltenweise miteinander verbunden sind. Fig. 3

Description

Halbleiterspeicher sowie Verfahren zu dessen Betrieb

Anwendungsgebiet der Erfindung

Die Erfindung betrifft einen Halbleiterspeicher mit Speicherzellen nach dem Ladungsschichtungsprinzip mit geringer Dotierungskonzentration in der Speieherschicht sowie ein Verfahren zu dessen Betrieb. Diese Speicher werden zur wahlfreien Speicherung von Daten in digitalen Rechenanlagen benutzt*

Charakteristik der bekannten technischen Lösungen

Es sind dynamische Halbleiterspeicher mit Speicherzellen, die einen Transistor und einen Speicherkondensator enthalten, gemäß ÜS-PS 3387286 bekannt«. Beim Lesevorgang einer Zelle wird die in einem Speicherkondensator gespeicherte Ladung ohne Verstärkung.ausgegeben, wodurch sich nur ein kleiner Spannungshub auf der Lesebitleitung ergibt. Da bei Verkleinerung der Zellfläche auch die gespeicherte Ladung verringert wird und somit der Spannungshub weiter sinkt, ist ein solches Speicherprinzip für sehr hoch integrierte Speicher schlecht geeignet. Es wurde bereits vorgeschlagen, durch Speicherzellen, die auf dem Prinzip der Ladungsschichtung beruhen, das Ausgangssignal zu vergrößern. Eine solche Speicherzelle enthält im Speicherbereich eine dünne hochdotierte Speicherschicht vom Leitfähigkeitstyp des Substrates, worin die Speicherladung enthalten ist. Beim Lesevorgang

steuert diese Ladung den Strom durch, einen Kanal, der sich unmittelbar unterhalb der hochdotierten Schicht befindet und der eine Dotierung entgegengesetzt zur Substratdotierung enthält· Mt dem von der Zelle gesteuerten Strom kann auch bei kleiner Speieherladung ein großer Spannungshub an der Bitleitung erzeugt werden. Dabei wurde ebenfalls vorgeschlagen, die technologisch schwer beherrschbare Schrägisolation oder Taperisolation durch Isoliergates zu ersetzen·

Nachteilig wirkt sich dabei aus, daß zur Gewährleistung eines ungehinderten- Ladungsaustausches beim Schreibvorgang die hochdotierte. Speicherschicht im Speicherbereich eine Dotie-

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rung.skonzentration von mindestens 10 Atomen pro Kubikzentimeter an der Siliziumoberfläche besitzen muß. Andernfalls würde sich eine Inversionsschicht an der Siliziumoberfläche ausbilden, die das Abfließen der Signalladung und damit das Schreiben des "0^tt-ZuStandes verhindert (siehe dazu: H. H· Chao: '»New device structures for the taper-isolated dynamic gain EAM cell" in IBM Technical Disclosure Bulletin Vol. 23, No. 6 Nov. 1980, S. 2572 - 2576) Da diese hochdotierte Speicherschicht zugleich sehr dünn sein muß,· ist deren technologische Eealisierung sehr schv/ierig.

Ziel der Erfindung

Ziel der Erfindung ist es, einen Halbleiterspeicher mit Speicherzellen nach dem LadungsSchichtungsprinzip zu entwickeln, der eine einfache Herstellungstechnologie erlaubt und der in hochintegrierter Form herstellbar ist. Ferner soll ein Verfahren zum Betrieb eines derartigen Halbleiterspeichers angegeben werden*

Darlegung des Wesens der Erfindung

Aufgabe der Erfindung ist es, einen Halbleiterspeicher mit Speicherzellen nach dem Ladungsschichtungsprinzip zu ent-

wickeln, in dem die Dotierungskonzentration der Speicherschicht stark vermindert ist und bei dem trotzdem der "0"-Zustand sicher eingeschrieben werden kann. Die Erfindung schließt die Angabe von Verfahren zum Betrieb des Speichers ein·

Erfindungsgemäß wird die Aufgabe durch einen Halbleiterspeicher mit' Wortleitungsdekoder, Bitleitungsdekoder, Sensorverstärkern und einer Speichermatrix, die Wortleitungen, Lesebitleitungen, Schreibbitleitungen, Spannungsversorgungsleitungen sowie Speicherzellen nach dem Ladungsschichtungsprinzip mit einem ersten und einem zweiten Source/Draingebiet, zwischen denen sich ein Speicherbereich befindet, der ein Speichergate, welches durch einen Gateisolator vom Halbleitersubstrat isoliert ist, eine unter dem Gateisolator befindliche, entgegengesetzt zu den Source/Draingebieten dotierte Speicherschicht und eine Eanalschicht mit gleichem Leitfähigkeitstvp wie die Source/Draingebiete enthält und mit an den Speicherbereich angrenzenden bekannten Isola— tionsmitteln, wobei durch in die Speicherschicht eingeschriebene Signalladungen und das Potential des Speichergates die Kanalleitfähigkeit zwischen den hochdotierten Gebieten beeinflußbar ist, enthält, dadurch gelöst, daß an den Speicherbereich der Speicherzellen ein Steuerbereich angrenzt, der ein Steuergate beinhaltet, das durch einen Gateisolator vom Halbleitersubstrat isoliert ist, wobei in der Matrix die Steuergates durch Schreibbitleitungen spaltenweise miteinander verbunden sind, und daß die ersten Source/Draingebiete spaltenweise durch Lesebitleitungen miteinander verbunden sind.

Die V/ortleitungen sind zeilenweise mit den Speichergates der Speicherzellen sowie mit dem Wortleitungsdekoder verbunden. Die Lesebitleitungen sind senkrecht zu den Wortleitungen angeordnet, und sie verbinden die ersten Source/Draingebiete spaltenweise miteinander· Sie sind jeweils mit dem Eingang eines Sensorverstärkers verbunden, wobei jeder Spalte ein Sensorverstärker zugeordnet ist. Die Schreibbitleitungen

verlaufen parallel zu den Lesebitleitungen. Sie sind jeweils mit den Steuergates der Speicherzellen einer Spalte und mit dem Ausgang des zugeordneten LeseVerstärkers verbunden. Bei der praktischen Realisierung des Halbleiterspeichers ist es vorteilhaft, daß die Schreibbitleitungen aus einer ersten elektrisch leitenden Schicht bestehen, wobei diese Schreibbitleitungen zugleich im Steuerbereich der Speicherzellen die Steuergates bilden.

Die Wortleitungen bestehen vorteilhafterweise aus einer zweiten elektrisch leitenden Schicht, wobei diese Wortleitungen zugleich im Speicherbereich der Speicherzellen die Speichergates bilden.

Der Lesestrom der Speicherzellen wird über eine erste Spannungsversorgungsleitung bereitgestellt, die an die zweiten Source/Draingebiete der Speicherzellen angeschlossen ist. Die Speicherzellen können zur Isolation der Speieherladung Isolationsgates oder andere bekannte Mittel zur Isolation besitzen. Bei Verwendung von Isolationsgates sind diese an zweite Spannungsversorgungsleitungen angeschlossen. Vorteilhafterweise bestehen die zweiten Spannungsversorgungsleitungen aus einer ersten elektrisch leitenden Schicht, wobei diese Spannungsversorgungsleitungen zugleich die Isoliergates der Speicherzellen bilden.

Die Spannungsversorgungsleitungen sind außerhalb der Speichermatrix mit Spannungsquellen verbunden. In Ausgestaltung der Erfindung sind die ersten und zweiten Spannungsversorgungsleitungen identisch. Sie werden dann vorteilhafterweise außerhalb der Speichermatrix mit einer Spannungsquelle verbunden, die ein mittleres Potential abgibt·

Das erfindungsgemäße Verfahren zum Betrieb eines derartigen Halbleiterspeichers besteht aus den Funktionen Speichern, Lesen, Schreiben und Refresh, welche insbesondere durch die Spannungen der Wortleitungen und der Schreibbitleitungen eingestellt werden. Bei der Funktion Speichern führen die Wortleitungen und damit die Speichergates eine solche Spannung, daß für die Speicherladungsträger keine nennenswerte Leit-

fähigkeit zwischen Speicherschicht und Halbleitersubstrat auftritt. Bei dieser Funktion wird ebenfalls durch die angelegten Spannungen und durch die eingebrachten Dotierungen im Speicherbereich und im Steuerbereich der Ladungsschichtungszellen gewährleistet, daß die elektrische Leitfähigkeit zwischen den beiden Source/Draingebieten sehr klein bleibt. Für die Funktion Lesen wird die Spannung der über den Wortleitungsdekoder ausgewählten Wortleitung so verändert, daß je nach eingeschriebener Signalladung in den Speicherzellen die Leitfähigkeit zwischen den Source/Draingebieten gering bleibt oder stark erhöht wird.

Bei der Funktion Schreiben muß unterschieden werden nach der gewünschten Signalladung, die in die Speicherschicht gelangen soll. Soll eine große Signalladung in die Speicherschicht gelangen (Schreiben des "1"-Zustandes), dann wird das Potential der ausgewählten Wortleitung und damit der Speichergates gegenüber Substrat so verändert, daß bewegliche Ladungsträger des Substrates über die Kanalschicht in die Speieherschicht gezogen werden. Soll keine oder nur eine geringe Signalladung in der Speicherschicht eingestellt werden (Schreiben des ⁿ0"-Zustandes), dann wird das Potential der ausgewählten Wortleitung und damit der Speichergates so verändert, daß im Zusammenhang mit verändertem Potential am Steuergate bewegliche Ladungsträger aus der Speieherschicht über den Steuerbereich zum Substrat abfließen. Da die Signalladungsträger über den Steuerbereich abfließen können, muß die Dotierung der Speicherschicht nicht extrem hoch sein (Verringerung der Dotierungskonzentration auf ca. ein Zehntel). Bei der Funktion Refresh wird zunächst die Funktion Lesen ausgeführt. Anschließend wird in Abhängigkeit vom gelesenen Zellinhalt eine "0" geschrieben oder der Zellinhalt wird nicht verändert, da im anderen Fall (gelesene "1") ohnehin ein stationärer Zustand vorliegt.

Ausführungsbeispiel

Die Erfindung soll anhand von zwei Ausführungsbeispielen näher erläutert werden· In den dazugehörigen Zeichnungen zeigen:

Fig. 1: Schnitt durch eine Speicherzelle des erfindungsgemäßen Halbleiterspeichers längs des Kanales

Fig_e 2: Schnitt durch eine Speicherzelle quer zum Kanal

Fig. 3: Prinzipschaltbild des ersten Ausführungsbeispieles des Halbleiterspeichers

Fig. 4: Layout-Ausschnitt aus der Speichermatrix des ersten Ausführungsbeispieles

Figo 5: Taktdiagramm zum ersten Ausführungsbeispiel

Fig. 6: Prinzipschaltbild des zweiten Ausführungsbeispieles des Halbleiterspeichers

Fig. 7: Layout-Ausschnitt· aus der Speichermatrix des zweiten Ausführungsbeispieles

Fig. 8. Taktdiagramm zum zweiten Ausführungsbeispiel

Der Aufbau der in dem erfindungsgemäßen Halbleiterspeicher verwendeten Speicherzellen 1 ist in Fig. 1 (Schnitt längs des Kanals) und Fig. 2 (Schnitt quer zum Kanal) dargestellt.

Die Speicherzelle 1 ist eingebettet in ein p-leitendes Halbleitersubstrat 2. Sie besteht aus einem ersten. Source/Draingebiet 3 und einem zweiten Source/Draingebiet 4, welche η dotiert sind, und aus dem dazwischen liegenden Speicherbereich 5. Der Speicherbereich 5 enthält ein Speichergate 6, das vorzugsweise aus Polycid besteht und das durch einen Gateisolator 7 vom Halbleitersubstrat 2 isoliert ist, eine unter dem Gateisolator 7 befindliche p-dotierte Speicherschicht 8 und eine η-dotierte Kanalschicht 9. In Figur 2 ist der Querschnitt durch die Halbleiterspeicherzelle 1 quer zum Kanal dargestellt. An den Speicherbereich 5

grenzt seitlich ein Isolationsbereich. 10 und ein Steuerbereich 11 an. Der Isolationsbereich 10 enthält ein Isoliergate 12, das aus Polycid besteht und das durch einen Gateisolator 13 vom Halbleitersubstrat 2 getrennt ist und eine p-dotierte Schicht 14, die der Einstellung der Schwellspannung des Isolationsbereiches 10 dient. Das Isoliergate 12 ist durch einen Zwischenisolator 15 aus Siliziumdioxid vom Speichergate 6 getrennt» Der Isolationsbereich kann auch durch andere bekannte Isolationsmittel, z. B. die Taperisolation, gebildet werden<> Der Steuerbereich 11 enthält ein Steuergate 16, das aus PoIycid besteht und das durch einen Gateisolator 17 vom Halbleitersubstrat 2 isoliert ist, und eine p-dotierte Schicht 18, die der Einstellung der Schwellspannung des Steuerbereiches 11 dient· Das Steuergate 16 ist durch einen Zwischenisolator 19 aus Siliziumdioxid vom Speichergate 6 getrennt. Die Speicherzelle 1 arbeitet in den Funktionen Schreiben "1", Schreiben "0", Speichern und Lesen.

In der Funktion Speichern führt das Steuergate 16 eine positive Spannung, so daß für die Löcher zwischen Speieherschicht 8 und Halbleitersubstrat 2 keine nennenswerte Leitfähigkeit auftritt.*Das Speichergate 6 führt einen mittleren positiven Spannungspegel (M-Pegel), wodurch gewährleistet wird, daß im Zusammenhang mit den an den Source/Draingebieten 3 und 4 liegenden Spannungen die elektrische Leitfähigkeit der Kanalschicht 9 sehr klein ist. Das Isoliergate 12 gewährleistet wie das Steuergate 16 durch die angelegte Spannung eine seitliche Isolation der Löcher der Speicherschicht 8 gegenüber dem Halbleitersubstrat 2. Zum Schreiben des "I^-Zustandes, d. h. Einstellung einer großen Löchermenge in der Speieherschicht 8, wird das Potential des Speichergates 6 auf einen niedrigen Wert (L-Pegel) abgesenkt, so daß Löcher aus dem Halbleitersubstrat 2 zur Speicherschicht 8 fließen.

Zum Schreiben des ⁿOⁿ-Zustandes, d. h. Einstellung einer kleinen Löchermenge in der Speicherschicht 8, wird das Potential des Speichergate 6 auf einen hohen positiven Wert (H-Pegel) angehoben, und gleichzeitig wird das Potential des Steuergate

16 abgesenkt· Dadurch fließen überschüssige Löcher aus der Speicherschicht 8 über den Steuerbereich 11 zum Halbleitersubstrat 2·

Bei der Funktion Lesen führt das Speichergate 6 Η-Pegel, wodurch die Leitfähigkeit der Kanalschicht 9 zwischen erstem und zweitem Source/Draingebiet 3; 4 je nach eingeschriebener Löcherladung in der Speiehetschicht 8 gering bleibt ("0"-Zustand) oder stark erhöht wird (ⁿ1"-Zustand).

In Fig· 3 ist das Prinzipschaltbild eines ersten Ausführungsbeispieles des. erfindungsgemäßen Halbleiterspeichers mit Speicherzellen 1 dargestellt. Der Halbleiterspeicher besteht aus einer Speichermatrix 20, einem Wortleitungsdekoder 21, einem Bitleitungsdekoder 22 sowie aus Sensorverstärkera 23· Die Speicherniatrix 20 enthält Wortleitungen 24 sowie senkrecht dazu angeordnete Lesebitleitungen 25 und Schreibbitleitungen 26. Weiterhin enthält die Speichermatrix 20 erste SpannungsTersorgungsleitungen 27 und zweite Spannungsversorgungsleitungen 28, die an Spannungsquellen U 1 und U 2 angeschlossen sind, sowie Halbleiterspeicherzellen 1· Der Übersichtlichkeit halber sind in Fig. 3 nur eine Wortleitung 24, "eine Lesebitleitung 25, eine Schreibbitleitung 26, eine Speicherzelle 1 und ein Sensorverstärker 23 dargestellt. In der Speichermatrix 20 sind die Speichergate 6 der Speicherzellen 1 einer Zelle mit einer Wortleitung 24, die Steuergate 16 der Speicherzellen 1 einer Spalte mit einer Schreibbitleitung 26, die ersten Source/Draingebiete 3 der Speicherzellen 1 einer Spalte mit einer Lesebitleitung 25, die zweiten Source/Draingebiete 4 der Speicherzellen 1 einer Speichermatrix 20 über erste Spannungsversorgungsleitungen 27 mit einer Spannungsqueile U 1 und die Isoliergate 12 der Speicherzellen 1 einer Speichermatrix 20 über zweite Spannungsversorgungsleitungen 28 mit einer Spannungsquelle U 2 verbunden· Die Wortleitungen 24 sind mit dem Wortleitungsdekoder 21 verbunden· Je eine Schreibbitleitung 26 und Lesebitleitung 25 sind mit einem Sensorverstärker 23 verbunden, der seinerseits mit dem Bitleitungsdekoder 22 verbunden ist· Der Bitleitungsdekoder

22 ist in bekannter Weise mit dem Dateneingang DIN und dem Datenausgang DOUT verbunden.

In Fig. 4 ist ein Layout-Ausschnitt aus der Speichermatrix 20 nach Fig. 3 mit vier Speicherzellen 1 dargestellt. Die erste Spannungsversorgungsleitung 27 besteht aus einer Schicht Aluminium und ist über einen Kontakt 29 mit dem zYt/eiten Source/Draingebiet 4 verbunden. Die Lesebitleitung 25 besteht ebenfalls aus einer Schicht Aluminium und ist über einen Eontakt 30 mit dem ersten Source/Draingebiet 3 der Halbleiterspeicherzelle 1 verbunden. Die Wortleitung 24 besteht aus Polycid und bildet im Speicherbereich 5 das Speichergate 6. Die zweite Spannungsversorgungsleitung 28 besteht aus Polycid und bildet im Isolationsbereich 10 das Isoliergate 12. Die Schreibbitleitung 26 besteht ebenfalls aus Polycid und bildet im Steuerbereich 11 das Steuergate

Die Funktion des ersten Speicher-Ausführungsbeispieles wird anhand des Taktdiagrammes in Fig. 5 erklärt. Es ist der zeitliche Yerlauf der Spannungen an der Wortleitung 25 %-q> an der Lesebitleitung 25 U-dj^ u^cL an der Schreibbitleitung 26 ^ÜBLS dargestellt. Die Speicherzellen 1 können dabei in Drain- oder in Sourceschaltung arbeiten. Im ersten Speicher-Ausführungsbeispiel soll die Drainschaltung beschrieben werden. Dabei führt die Spannungsversorgungsleitung 27 einen hohen positiven Spannungspegel (z. B. 5 V). Im Speicherzustand führt die Wortleitung 24 und damit das Speichergate 6 einen mittleren Spannungspegel (Η-Pegel; z. B. 2,5 V), und die Schreibbitleitung 26 und damit das Steuergate 16 führt eine positive Spannung von z. B. 3 V. Dadurch ist die gespeicherte Löcherladung in der Speicherschicht 8 der Halbleiterspeicherzelle 1 allseitig isoliert und die elektrische Leitfähigkeit zwischen den Source/Draingebieten 3 und 4 sehr gering.

Für die Funktion Lesen wird die Spannung der Wortleitung 24 und damit des Speichergate 6 auf H-Pegel (5 V) erhöht. Die Lesebitleitung 25 ist auf einen niedrigen Spannungspegel (z. B· 2 V) vorgeladen. In Abhängigkeit von der in der Spei-

eherschickt 8 vorhandenen Ladungsmenge wird nun die Leitfähigkeit der Kanalschicht 9 zwischen erstem und zweitem Source/ Draingebiet 3 und 4 stark erhöht ("1"-Zustand), oder sie bleibt gering (^HO^u-Zustand). Dadurch wird bei ⁿ1"-Zustand die Lesebitleitung 25 weiter aufgeladen auf ca. 3 V, während bei "O^!t-Zustand die Spannung der Lesebitleitung 25 annähernd konstant-bleibt· Diese Spannungsverhältnisse werden von dem Sensorverstärker 23 ausgewertet, verstärkt und über den Bitleitungsdekoder 22 an DOUT ausgegeben.

Die Funktion Schreiben wird vorteilhafterweise in zwei Phasen ausgeführt. In der ersten Phase wird die Spannung an der Wortleitung 24 und damit am Speichergate 6 auf L-Pegel (OV) abgesenkt, so daß Löcher aus dem Substrat 2 zur Speicherschicht 8 fließen. In der zweiten Phase wird die Spannung an der Wortleitung 24 und damit am Speichergate 6 auf H-Pegel (5 V) erhöht. Soll ein ^M0^M-Zustand eingeschrieben werden, dann wird die Spannung der Schreibbitleitung 26 und damit am Steuergate 16 auf null Volt abgesenkt. Dadurch fließen überschüssige Löcher aus der Speicherschicht 8 über den Steuerbereich 11 zum Halbleitersubstrat 2. Soll dagegen ein "1"-Zustand in die ausgewählte Speicherzelle 1 eingeschrieben werden, dann bleibt die Spannung an der Schreibbitleitung 26 konstant auf positiver Spannung, wodurch der Steuerbereich 1.1 seine Löcher isolierende Funktion beibehält und damit die Löcher in der Speicherschicht 8 verbleiben.

Bei der Ausführung der Refresh-Funktion werden die Funktionen Lesen und Schreiben nacheinander ausgeführt. Dabei kann ebenfalls die Funktion Schreiben in zwei Phasen erfolgen. Vorteilhafter ist es aber, die Funktion Refresh mit einem einfachen Impuls an der Wortleitung 24 auszuführen (Fig. 5), da damit die Dauer des Refresh-Vorganges verringert wird. Dazu wird die Spannung der Wortleitung 24 und damit des Speichergate 6 auf Η-Pegel erhöht* Die dem Zellinhalt entsprechende Spannung wird über die Lesebitleitung 25 zum Sensorverstärker 23 übertragen, der die Pegel verstärkt und entsprechend die Schreibbitleitung 26 ansteuert· Bei gelesenem "Oⁿ-Zustand wird die

Spannung der Schreibbitieitung 26 und damit des Steuergate auf null Volt abgesenkt. Dadurch fließen generierte Ladungsträger (Löcher) aus der Speicherschicht 8 ab, und der ursprüngliche "O"-Zustand ist wieder hergestellt· Bei gelesenem "1"-Zustand bleibt die Spannung der Schreibbitleitung 26 konstant. Der Ladungszustand der Speicherschicht 8 wird dadurch nicht verändert. Der ⁿ1"-Zustand bleibt dadurch erhalten, da dieser ohnehin einen stationären Zustand darstellt.

In Fig. 6 ist das Prinzipschaltbild eines zweiten Speicher-Ausführungsbeispieles mit Speicherzellen 1 dargestellt. Der Speicher besteht aus einer Speichermatrix 20, einem Wortleitungsdekoder 21, einem Bitleitungsdekoder 22 sowie aus Sensorverstärkern 23. Die Speichermatrix 20 enthalt Wortleitungen 24 sowie senkrecht dazu angeordnete Lesebitleitungen 25 und Schreibbitleitungen 26. Weiterhin enthält die Speichermatrix 20 Spannungsversorgungsleitungen 31, die an eine Spannungsquelle U angeschlossen sind, sowie Halbleiterspeicherzellen 1. Der Übersichtlichkeit halber sind in Fig. 6 nur eine Wortleitung, eine Lesebitleitung 25, eine Schreibbitleitung 26, eine Speicherzelle 1 und ein Sensorverstärker 23 dargestellt. In der Speiehermatrix 20 sind die Speichergate 6 der Speicherzellen 1 einer Zeile mit einer Wortleitung 24, die Steuergate 16, die Speicherzellen 1 einer Spalte mit einer Schreibbitleitung 26, die ersten Source/Draingebiete 3 der Speicherzellen 1 einer Spalte mit einer Lesebitleitung 25 und die zweiten Source/Draingebiete 4 und die Isoliergate 12 der Halbleiterspeicherzellen 1 einer Speichermatrix 20 über Spannungsversorgungsleitungen 31 mit einer Spannungsquelle U verbunden. Die Wortleitungen 24 sind mit dem V/ortleitungsdekoder 21 verbunden. Je eine Schreibbitleitung 26 und Lesebitleitung 25 sind mit einem Sensorverstärker 23 verbunden, der seinerseits mit dem Bitleitungsdekoder 22 verbunden ist» Der Bitleitungsdekoder 22 ist in bekannter Weise mit dem Dateneingang Dj_n und dem Datenausgang D_0Um verbundene In Fig. 7 ist ein Layout-Ausschnitt aus der Speichermatrix 20 nach Fig. 6 mit vier Speicherzellen 1 dargestellt· Die Span-

nungsversοrgungsleitung 31 besteht aus Polycid und ist über einen Kontakt 32 mit dem zweiten Source/Draingebiet 4 verbunden, wobei über einen Kontakt 32 vier angrenzende Speicherzellen 1. versorgt werden. Die Lesebitleitung 25 besteht aus einer Schicht Aluminium und ist über einen Kontakt 30 mit dem ersten Source/Draingebiet 3 der Speicherzelle 1 verbunden. Die Wortreitung 24 besteht aus Polycid und bildet im Speicherbereich 5 das Speichergate 6. Die Schreibbitleitung 26 besteht ebenfalls aus Polycid und bildet im Steuerbereich 11 das Steuergate 16. Die Spannungsversorgungsleitung 31 bildet im Isolationsbereich 10 das Isoliergate 12. Die Funktion des zweiten Speicher-Ausführungsbeispieles wird anhand des Taktdiagramme s in Fig. 8 erklärt. Es ist der zeitliche Verlauf der Spannungen an der Wortleitung 24 U,~> an der Lesebitleitung 25 Ü_BLL und an der Schreibbitleitung 26 Ug₁₃ dargestellt. Die Speicherzellen 1 können dabei prinzipiell in Drain- oder Sourceschaltung arbeiten. In diesem Speicher-Ausführungsbeispiel ist die Sourceschaltung aufgrund günstigerer Dotierung sverhältnis se vorteilhafter» Sie soll deshalb kurz beschrieben werden. Die Spannungsversorgungsleitung 31 führt dabei einen mittleren Spannungspegel (2 Y). Die Funktionen Speichern und Schreiben werden wie im ersten Ausführungsbeispiel ausgeführt.

In der Funktion Lesen wird die Spannung der Wortleitung 24 und damit des Speichergate 6 auf H-Pegel (5 V) erhöht. Die Lesebitleitung 25 ist auf einen hohen Spannungspegel (5 V) vorgeladen. In Abhängigkeit von der in der Speicherschicht 8 vorhandenen Ladungsmenge,wird nun die Leitfähigkeit der Kanalschicht 9 zwischen erstem und zweitem Source/Draingebiet und 4 stark erhöht ("1"-Zustand), oder sie bleibt gering ("0"-Sustand). Dadurch wird bei "1"-Zustand die Lesebitleitung 25 entladen auf ca· 2 V, während bei ⁿ0"-2ustand die Spannung der Lesebitleitung 25 annähernd konstant bleibt. Diese Spannung sverhältnis se werden von dem Sensorverstärker 23 ausgewertet, verstärkt und über den Bitleitungsdekoder 22 an Dq™ ausgegeben.

Die Ausführung der Refresh-Funktion erfolgt ebenfalls durch

aufeinanderfolgende Funktionen Lesen und Schreiben. Dabei kann analog zum ersten Speicher-Ausführungsbeispiel die Wortleitung mit einem einfachen Impuls getaktet werden (Fig. 8).

Claims (10)

Erfindung; sanspruoh

1. Halbleiterspeicher mit Wortleitungsdekoder, Bitleitungsdekoder, Sensorverstärkern und einer Speiehermatrix, die Wortleitungen, Lesebitleitungen, Schreibbitleitungen, Spannungsversorgungsleitungen sowie Speicherzellen nach dem Ladungsschichtungsprinzip mit einem ersten und einem zweiten Source/Draingebiet, zwischen denen sich ein Speicherbereich befindet, der ein Speichergate, welches durch einen Gateisolator vom Halbleitersubstrat isoliert ist, eine unter· dem Gateisolator befindliche, entgegengesetzt zu den Source/Draingebieten dotierte Speicherschicht und eine Kanalschicht mit gleichem Leitfähigkeitstyp wie die Source/Draingebiete enthält und mit an den Speicherbereich angrenzenden bekannten Isolationsmittel, wobei durch in die Speicherschicht eingeschriebene Signalladungen und das Potential des Speichergate die Kanalleitfähigkeit zwischen den hochdotierten Gebieten beeinflußbar ist, enthält, gekennzeichnet dadurch, daß an den Speicherbereich (5) der Speicherzelle (1) ein Steuerbereich (11) angrenzt, der ein Steuergate (16) beinhaltet, das durch einen Gateisolator (17) vom Halbleitersubstrat (2) isoliert ist, wobei in der Speichermatrix (20) die Steuergates (16) durch Schreibbitleitungen (26) spaltenweise miteinander verbunden sind und daß die ersten Source/Draingebiete (3) spaltenweise durch Lesebitleitungen (25) miteinander verbunden sind.

2· Halbleiterspeicher nach Punkt 1, gekennzeichnet dadurch, daß die Schreibbitleitungen (26) aus einer ersten elektrisch leitenden Schicht bestehen, wobei diese Schreibbitleitungen (26) zugleich im Steuerbereich (11) der Speicherzellen (1) die Steuergates-(16) bilden·

3. Halbleiterspeicher nach Punkt 1 oder 2, gekennzeichnet dadurch, daß die Y/ortleitungen (24) aus einer zweiten elektrisch leitenden Schicht bestehen, wobei diese Wortleitungen (24) zugleich im Speicherbereich (5) der Speicherzellen (1) die Speichergates (6) bilden.

"4. Halbleiterspeicher nach einem der Punkte 1 bis 3, gekennzeichnet dadurch, daß auf der einen Seite des Speicherbereiches (5) der Speicherzellen (1) an das Speichergate (6) ein Steuergate (16) angrenzt und auf der anderen Seite ein Isoliergate (12).

5. Halbleiterspeicher nach einem der Punkte 1 bis 4, gekennzeichnet dadurch, daß zu jeder Speicherzelle (1) eine erste und eine zweite Spannungsversorgungsleitung (27; 28) führt, wobei die erste Spannungsversorgungsleitung (27) mit den zweiten Source/Draingebieten (4) und die zweite Spannungsversorgungsleitung (28) mit den Isoliergates (12) der Speicherzellen (1) verbunden sind.

6. Halbleiterspeicher nach Punkt 5, gekennzeichnet dadurch, daß die zweiten Spannungsversorgungsleitungen (28) aus einer ersten elektrisch leitenden Schicht bestehen, wobei diese zweiten Spannungsversorgungsleitungen (28) zugleich im Isolationsbereich (10) der Speicherzellen (1) die Isoliergates (12) bilden.

7. Halbleiterspeicher nach einem der Punkte 1 bis 4, gekennzeichnet "dadurch, daß zu jeder Speicherzelle (1) eine Spannungsversorgungsleitung (31) führt, die mit den zweiten Source/Draingebieten (4) und mit den Isoliergates (12) der Speicherzellen (1) verbunden ist.

8. Halbleiterspeicher nach Punkt 7j gekennzeichnet dadurch, daß die Spannungsversorgungsleitung (31) aus einer ersten elektrisch leitenden Schicht besteht, wobei diese Spannungsversorgungsleitung (31) zugleich im Isolationsbereich (10) der Speicherzellen (1) die Isoliergates (12) bilden.

9. Verfahren zum Betrieb eines Halbleiterspeichers nach einem der Punkte 1 bis 8, gekennzeichnet dadurch, daß in der Funktion "Speichern" die Wortleitungen an ein betragsmäßig mittleres Potential angeschlossen sind, daß in der Funktion "Lesen" die ausgewählte Wortleitung mit einer _Yersorgungsspannung verbunden ist, daß in der Funktion "Schreiben 1" die ausgewählte Wortleitung mit einem betragsmäßig niedrigen Potential verbunden ist und daß in der Funktion "Schreiben 0"

die ausgewählte Wortleitung (24) mit einem betragsmäßig hohen Potential verbunden ist, wobei die Schreibbitleitung (26) in den Funktionen "Speichern", "Lesen" und "Schreiben 1" mit einem betragsmäßig höheren Potential verbunden ist als in der Funktion "Schreiben 0"»

10. Verfahren nach Punkt 9, gekennzeichnet dadurch, daß zum Refresh des Halbleiterspeichers die Wortle itungen (24) der Speichermatrix (20) nacheinander angewählt werden, wobei die jeweils ausgewählte Wortleitung (24) mit einem betragsmäßig hohen Potential verbunden ist.

Hierzu ^.Seiten Zeichnungen