DD211027A1 - Schaltungsanordnung zur anfangseinstellung von flip-flops - Google Patents

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Anfangseinstellung von Flip-Flops in integrierter MOS-Technik. Die Aufgabe der Erfindung besteht darin, mittels eines Spannungsteilers ein zeitverzoegertes Schalten fuer die Gewinnung eines Ruecksetzsignales zu erhalten. Erfindungsgemaess wird ein Negator mit Enhancement-Schalttransistor und Depletion-Lasttransistor ueber einen Spannungsteiler angesteuert, so dass bei zeitabhaengigen Anstieg der Betriebsspannung die Spannung am Gate des Enhancement-Schalttransistors mindestens um den Betrag der Enhancement-Schwellspannung des Enhancementtransistors im Spannungsteiler vermindert ist. Ein vom Negator angesteuerter Flip-Flop bewirkt ein sicheres Ansteuern des Spannungsteilers im Betriebsfall.

Description

Schaltungsanordnung zur Anfangseinstellung von Flip-Plops Anwendungsgebiet der Erfindung

Die Erfindung betrifft digitale MOS-Schaltkreise mit Enhancement- und Depletionstransistoren, in denen ein Rücksetζsignal zur Erzeugung eines Grundzustandes der Flip-Flops nach dem Zuschalten der Betriebsspannung benötigt wird·

Charakteristik der bekannten technischen Lösungen

Die bekannten Rücksetz schaltungen enthalten ein Flip-Flop, welches beim Zuschalten der Betriebsspannung seitverzögert in eine Vorzugslage gezwungen wird, um aus dieser Zeitverzögerung ein Rücksetzsignal für andere Flip-Flops zu erhalten·

In dem DD-WP 108 160 wird die Zeitverzögerung durch das Aufladen eines RC-Gliedes realisiert. Der Mangel dieser Lösung besteht darin, daß neben dem Vorhandensein von Kapazitäten der Ladewiderstand üblicherweise durch einen Enhancementtransistor realisiert ist, so daß beim Abschalten der Betriebsspannung der Kondensator bis zur Enhancement-Schwellspannung aufgeladen bleibt. Dadurch wird ein erneutes Rücksetzen des Flip-Flops u· U· verhindert, so daß zusätzliche Schaltungsmaßnahmen zur vollständigen Entladung des Kondensators zu treffen sind.

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In dem DD-WP 14-3 194- ist eine Lösung beschrieben, die zusätzlich einen Negator mit einer Hilfsspannungsquelle - hier ein weiterer Kondensator - verwendet. Nachteilig hierbei ist, daß diese Schaltung nicht bei beliebigen Anstiegen der Betriebsspannung funktioniert.

Ziel der Erfindung

Das Ziel der Erfindung besteht darin, eine Schaltungsanordnung zur Anfangseinstellung von Flip-Flops zu entwickeln, die eine hohe Zuverlässigkeit unabhängig von der Anstiegsflanke der Betriebsspannung aufweist. Weiterhin sollen bei Abschalten der Betriebsspannung alle Gatekapazitäten entladen werden, um eine Sofortige Wiederbereitschaft der Schaltungsanordnung zu gewähren«

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Anfangseinstellung von Flip-Flops zu schaffen, in der ein Rückset ζ signal nach Zuschalten der Betriebsspannung mit Hilfe eines Spannungsteilers zeitverzögert abgeschaltet wird»

Merkmale der Erfindung

Die erfindungsgemäße Schaltungsanordnung zur Anfangseinstellung von Flip-Flops in integrierter MOS-Technik enthält einen Spannungsteiler, der aus einem Enhancementtransistor und einem Depletionstransistor besteht. Der Enhancementtransistor ist dabei mit Betriebsspannung und der Depletionstransistor mit Masse verbunden. Der Ausgang des Spannungsteilers ist mit Gate des Enhancement-Schalttransistors eines Negators verbunden.

Der Ausgang des Negators führt dabei das Bücksetzsignal. Weiterhin ist das Gate des Enhancementtransistors im Spannungsteiler mit Betriebsspannung und das Gate des Depletionstransistors mit Masse verbunden. In Ausgestaltung der Erfindung ist der Ausgang des Negators mit dem ersten Eingang eines Flip-Flops verbunden. Der erste Ausgang des Flip-Flops ist dabei mit dem Gate des Depletionstransistors und der zweite Ausgang mit dem Enhancementtransistor im Spannungsteiler verbunden· J

Die Wirkungsweise der Schaltungsanordnung ist folgende: Bei einem - im normalen Betriebsfall nicht kurzzeitigen - |. Anstieg der Betriebsspannung - entsteht im Knoten des ' Spannungsteilers eine verminderte Spannung, die mindestens um den Betrag der Enhancement-Schwellspannung kleiner ist· Diese verminderte Spannung bewirkt, daß das Gate des Enhancement-Schalttransistors im Negator verzögert angesteuert wird. Der Enhancement-Schalttransistor wird damit später leitend. Da inzwischen an dem Negator bereits die momentane Betriebsspannung anliegt, steigt über den Lasttransistor des Negators das Potential des Ausganges vom Negator auf "high" an. Bei Erreichen einer bestimmten Betriebsspannung erreicht die Ausgangsspannung des Spannungsteilers einen Wert, bei dem der Negator durchschaltet und das Potential seines Ausganges auf "low" zieht·

Damit ergibt sich am Ausgang des Negators ein Bücksetzimpuls.

Falls die Schaltungsanordnung um das beschriebene Flip-Flop erweitert ist, setzt das Bücksetzsignal das Flip-Flop in die entsprechende Lage, wodurch der Spannungsteiler vollständig aufgesteuert wird.

Beim kurzzeitigen Abschalten der Betriebsspannung werden voirbeilhafterweise alle Knoten sowie das Gate des Enhancement-Schal ttransistors im Negator, wodurch auch beim schnellen Wiedereinschalten der Schaltung eine sofortige

Betriebsbereitschaft erreicht wird· Die Schaltungsanordnung funktioniert somit unabhängig von der Anstiegsflanke der Betriebsspannung·

Ausführungsbeispiel

Die Erfindung ist in zwei Ausführungsbeispielen und anhand zweier Zeichnungen näher erläutert· Dabei zeigen Pig· 1: die erste Ausführungsform

Fig. 2 χ die zweite Ausführungsform _.

Das in Fig· 1 dargestellte Ausführungsbeispiel besteht aus einem Spannungsteiler 1 und einem Negator 2· Der Spannungsteiler 1 besteht aus einem mit Betriebsspannung !^verbundenen Enhancementtransistor 3 und einem mit Masse verbundenen Depletionstransistor 4-· Das Gate des Enhancementtransistors 3 ist ebenfalls mit Betriebsspannung U^und das Gate des Depletionstransistors mit Masse verbunden.

Der Ausgang A^ des Spannungsteilers .1 ist mit dem Gate eines Enhancement-Schalttransistors 5 im Negator 2, der noch einen Depletion-Lasttransistor 6 enthält, verbunden· Der Ausgang A₂ des Negators 2 führt dann das Bücksetzsignal K, welches in nicht dargestellten Schaltungsteilen weiter aufbereitet wird.

Die in Fig. 2 dargestellte Ausführungsform ist um ein Flip-Flop 7 erweitert. Der erste Eingang E^ des Flip-Flops 7 ist dabei mit dem Ausgang A₂ verbunden· Es ist auch möglich, das aufbereitete Rücksetzsignal an den Eingang E^ des Flip-Flops zu legen· Im Unterschied zur ersten Ausführungsform sind hierbei die Gates des Enhancementtransistors 3 niit dem Ausgang Q₂ und des Depletionstransistors 4 mit dem Ausgang Q^ verbunden·

Claims (3)

Erfindungsanspruch

1· Schaltungsanordnung zur Anfangseinstellung von Flip-Flops in integrierter MOS-Technik, gekennzeichnet dadurch, daß ein Spannungsteiler (1), dessen Enhancementtransistor (3) mit Betriebsspannung (TQ und dessen Depletionstransistor (4) mit Masse verbunden ist, mit seinem Ausgang (A^) mit dem Enhancement-Schalttransistor (5) eines Negators (2) verbunden ist, wobei der Ausgang (Ag) des Negators (2) mit den nachfolgenden Schaltungen verbunden ist·

2· Schaltungsanordnung nach Punkt 1, gekennzeichnet dadurch, daß das Gate des Enhancementtransistors (3) mit Betriebsspannung (l£) und das Gate des Depletionstransistors (4) mit Masse verbunden ist·

3· Schaltungsanordnung nach Funkt 1, gekennzeichnet dadurch, daß der Ausgang (A^ &^@s Negators (2) mit einem ersten Eingang (B^) eines Flip-Flops (7) verbunden ist und daß ein erster Ausgang (Q₄₁) des Flip-Flops (7) mit dem Gate des Depletionstransistors (4) und ein zweiter Ausgang (Q₂) mit dem Gate des Enhancementtransistors (3) verbunden ist.