DD211004A1 - Modulares mehrprozessorsystem - Google Patents

Abstract

Die Erfindung betrifft einen Digitalrechner mit universeller Rechnerstruktur und hoher Verarbeitungsgeschwindigkeit, der durch ein modular erweiterbares und durch einen Mikrorechner steuerbares Mehrprozessorsystem realisiert werden soll, Dies wird erreicht, dass d. von einem Masterrechner gesteuerte Mehrprozessorsystem aus Steuereinheit m. Leitwerk u. Programmspeicher, ein o. mehreren Prozessoreinheiten, Datenspeichern, EIA-Einheiten u. Interrupteinheiten besteht, d. alle jeweils durch einen gemeins. Befehls-, Daten- u. Steuerbus miteinander verbunden sind. Das Leitwerk, d. Programm- sowie d. Datenspeicher des Prozessorsystems sind an d. als Master fungierenden Mikrorechn. gekoppelt. Jede Einh besitzt eine Logikschaltung zum Vergleich der im Befehl enthaltenen Geraeteadresse mit ihrer Geraeteadresse z. Aktivierg. b. Adressenindentitaet. Weiterhin ist an jede Prozessor-, Speicher- u. EIA-Einheit eine Logikschaltg. zur Synchronisation d. Befehlseingabe v. Leitwerk u. zur Handshake- und Richtungssteuerung des Datenverkehrs auf dem Datenbus geschaltet. Das Anwendungsgebiet der Erfindung ist die Rechentechnik u. die rechnergestuetzte Messtechnik, insbesondere die Hardware zur elektronischen Echtzeitsignalverarbeitung von Messsignalen.

Description

,|,£,fin,duna

Modulares Mehrprozessorsystem Anwendungsgebiet der Erf.ind.uncj,

Die Erfindung betrifft das Gebiet der Rechentechnik und das Gebiet der elektronischen Echtzeitsignalverarbeitung von Meßsignalen·

Charakteristik der bekannte„n, technischen Lösungen

Zur Leistungssteigerung von Digitalrechnern, wie sie z. B. für die elektronische Echtzeitsignalverarbeitung von Meßsignalenbenötigt werden, werden Mikrorechner in Verbindung mit auf spezielle Algorithmen spezialisierte Signalprozessoren eingesetzt. Entsprechende Anordnungen werden in H.-3» Schloss "Zum Entwurf und zur Anwendung programmierbarer Prozessoren für die digitale Signalverarbeitung, Dissertation an der Tachnischen Fakultät der Universität Erlangen-Nürnberg 1980" be schrieben. Dem Vorteil der Geschwindigkeitserhöhung für bestimmte Algorithmen steht der Nachteil der geringen Universalität dieser Anordnungen gegenüber·

Universelle Digitalrechner hoher Verarbeitungsgeschwindigkeit erhält man durch Parallelrechnerstrukturen mit mehreren Prozessoren.

Es sind Mehrprozessorrechner bekannt, die z. B. in SIMD- und MIMD-Systerne unterteilt werden können. Solche Rechnerstrukturen werden in F. Hoßfeld, Parallelprozessoren und Algorithmenstruktur, Spezielle Berichte der KFA Oülieh, Mr. 87 -

17.FEB1983*O69^:73?

Oülieh GmbH* 193O₅ beschrieben· Ein Beispiel der-SXMD-A rchi-' ' .-tektur (Singl® Instruction-Multiple Data) iet der Array-. Proze.se or.» Mit ihm ist es möglich, ein komplettes Array von ρ Elementes! gleichzeitig zu verarbeiten, indem die einzelnen Prozessoren zu Beginn der Berechnung mit den Anfangswerten geladen mrd®n, denselben Befehl ausführen und anschließend di@ Ergebnisse im Speicher ablegen« Wegen der gleichzeitigen Speicheroperationen aller Prozessoren ist ein aufwendiger Speicher ((2 bis 3)x ρ Speicherbänke) und ein kompliziertes Verfoindyngsnetzwerk zur Verhinderung von Speicherkonflikten und zur Realisierung des Datenaustausches zwischen den Prozessoren notwendig·

Die zu der MIMD-Struktür gehörenden Multiprozessor« und Multi-' mikrocomputersyeteme gestatten die Parallel verarbeitung mehrer©r Programme» Zn Multimikroprozessorsystemen sind mehrere zentrale Vararbeitungseinheiten (CPU) durch ein Verbindungsnetzwerk untereinander und mit der Speicherhierarchie verbunden, während in Multimikrocomputersystemen komplette Mlkro» computer über gemeinsame Schnittstellen oder Speieher miteinander gekoppelt sind· Oie Kopplung mehrerer Mikrocomputer führt zu 'komplexen Verbindungssystemen und komplizierten Programmen, w@nn hoher© Anforderungen an die Sicherheit und an die Oatentransferrate gestellt werden·

Neben diesen Grundstrukturen existieren Mischformen bzw« Modifikation©«, dl© bestrebt sind, bestehende Nachteile» insbesonder© den des hohen Aufwandes im Verbindungsnetzwerk, zu beseitigen« Ein Beispiel dafür befindet sich in der Patent«

' ; .-.; schrift OE-AS 2642296.

Das Zi©l d®t Erfindung ist die Entwicklung einer universelle» Reehneretruktiar mit einer hohen Verarbeitisngsg©sehpindigkeii _Λ di® zur Echtz@itsignslv©rerb©itung von MeSsignalaa geeignet

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Oa r leQ ₁ U ng,,,des, ifes,On₁S_1111111CJer

0er Erfindung liegt die Aufgabe zugrunde, eine modular erweiterbare und durch einen Mikrorechner steuerbare Mehrprozessorstruktur anzugeben, die eine schnelle Verarbeitung von kurzen periodisch abzuarbeitenden Algorithmen ermöglicht. Oa wegen der von vornherein nicht feststehenden Algorithmen eine gewisse Universalität bei hoher Arbeitsgeschwindigkeit gefordert wird, sind bekennte Signalprozessorstrukturen zu speziell und bekannte Mehrprozessorstrukturen zu aufwendig zur

Lösung dieser technischen Aufgabe·

Die Aufgabe der Erfindung wird dadurch gelöst, daß ein raodulares Mehrprozessorsystem geschaffen wird, das aus einer Steuereinheit ST, aus Prozessoreinheiten RUf, Datenspeichern OSP, Ein/Ausgabe-Einheiten AOW, OAW und InterrupteinheitenIE besteht, die durch einen gemeinsamen Befehlsbus B-BUS, Datenbus D-BUS und Steuerbus S-BUS miteinander verbunden sind· Der Programmspeicher PSP und die Datenspeicher DSP des Systems sind mit einem als Master fungierenden Mikrorechner MR verbunden, der den Befehlsspeicher laden kann, während die Daten-speicher durch ihn gelesen und geladen werden können· Oede Einheit des Systems besitzt einen Baugruppenadreßdekoder AD zum Vergleich der in jedem Befehl enthaltenen Geräteadresse und zur Aktivierung dieser Einheit bei Identität dieser Adresse mit der Adresse der Einheit· Weiterhin sind in jeder Einheiteine Synchronisationsschaltung SYN zur Synchronisation der Befehlseingabe vom Leitwerk LW und zur Handshake- und Richtungssteuerung des Oatenverkehrs auf dem Datenbus enthalten. Die Steuereinheit enthält neben den bereits bekannten Einheiten einen Sprungdekoder SPD zur Ausführung von Programm-sprüngen. Unterprogrammbefehlen und Sprüngen in Interruptroutinen, eine mit dem Steuerbus verbundene Bedingte-Interrupt-Auswerteschaltung BIE, eine Schaltung zur Oberwindung von Blockierungen UIE des Rechners, eine START-MVLT-Schaltung SH zur Verarbeitung von Start- und Haltebefehlen und einen

durch di© Synchronisationsschaltung bedienten Multiplexschal-. ier MUX* Dieser ist ©ingangsseitig mit dem Befehlsbus, dem Datenbus und dem Adreßbus des Masterrechners MR und ausgangs» seitig mit dem Programmzähler PC verbunden· Weiterhin ist in der Steuereinheit ein Dekoder OEKA zur Adreßdurchschaltung vom Adreßbus des Masterrechners auf die Adreßeingänge des Befeblsspeiclhers BSP über den Multiplexschalter MUX₅ den Pro- -grammzähler PC und zur Bedienung der Steuereingänge des 8©- fahlsspeichers BSP vorhanden· Die Einheiten des Steuerwerkes sind über einen internen Steuerbus ISB miteinander verbun-

Die einfachsten Prozessoreinheiten RW enthalten neben den bereits ©nvähnten Baugruppen Baugrupperaadreßdektor AD und Synchronisationsschaltung als wichtigste Baugruppe ein® R®«-

15: gistgr-Arithmetik-Logikeinheit RkLU für die Manipulierung von Oaten« deren Befehleeingänge mit dem Befehlsbus» deren bidirektionale Daten»Eln-Ausgänge eines Kanals mit dem Datenbus und deren Flag-Ein-Ausgänge mit dem Steuerbus des Systems verbunden sind· Die Steuer»Ein«-Ausgänge und die Handshak@<»§ig< nali@itungeri sind zum internen Steuerbus des Prozessors XSB geführt· Weiterhin ist mit dem internen Steuerbus noch eine Ablaufsteuerung AST verbunden·

Es wird weiterhin eine Prozessoreinheit RW zur Ausführung von komplexen Befehlen vorgeschlagen« die einen eigenen Mikroprogramnispeich©r MPS und einen eigenen Datenspeicher $&M ©nt» hält ο Si© besitzt zur Ausführung der Adreßrechnung for den Datenspeicher sine zweite RALU, die Verbindungsl@itussg©n @ch©n uen Adreßeingängen und Daten»Ein°Aysgäßg@n Datenspeichers besitzt« wobei die Datenporte der mit d@a Datenbus bzw« auch mit den Oaten-Ein-Äysgängen Datenspeichers verbunden sind« Die Befehlseimgäng© der führen zu den Datenausgängen des Mikroprogr@EWsp@3Lefi©r© und dessen Eingang® zur Zählervoreinstellung zum

dem Mikropragraramspeiclier verbunden ist

Ein von einer Plagauswerteschaltung FA bedienter bidirektionaler Puffer P verbindet.die Plagausgänge der RALU's mit dem Steuerbus· Die Flagauswerteschaltung besitzt weiterhin einen Interruptausgang INT.

Ein weiterer Bestandteil der erfindungsgemäßen Lösung ist eine auf den Systembus des Multiprozessorsysteras steckbare Interrupteinheit IE, die eingangsseitig mit dem Datenbus und ausgangsseitig mit dem Befehlsbus verbundene Interruptadressenregister IAR, eine Interruptmaskensteuerung IM mit Interrupt-eingängen, eine dieser nachgeschaltete Prioritätssteuerstufe PST mit daran anschließenden Dekoder DEKO zur Sendung von Interruptadressen enthalten. Der Dekoder ist deshalb mit den Interruptadressenregistern verbunden* Die Interruptmaskensteuerung und die Prioritätssteuerstufeenthalten jeweils ein Interruptmaskenregister bzw· ein Prioritätsregister« die mit dem Befehlsbus verbunden sind· Zur Aktivierung und Synchronisation der Einheit IE sind wie in den anderen Einheiten entsprechende Baugruppen AD, 5YN und eine Ablaufsteuerung AST vorhanden·

Das erfindungsgemäße Mehrprozessorsystem hat folgende Funktionsweise:

Nachdem der Programmspeicher PSP des Steuerwerks durch den Masterrechner nach Adreßdurchschaltung der entsprechenden Programmspeicheradressen über den Multiplexschalter MUX und Pro-grammzähler PC durch den Dekoder zur Adreßdurchschaltung DEKA geladen wurde, erfolgt der Start des Mehrprozessorsystems durch den Masterrechner ebenfalls über den Dekoder DEKA und die Start-Halt-Schaltung SH. Bei Neuladung des Programms erfolgt der Zugriff des Masterrechners unbedingt. Bei Änderungdes Programms während des Laufes des Mehrprozessorsystems kann der Zugriff des Masterrechners bedingt in Abhängigkeit von der Stellung eines Flip-Flops erfolgen, das im Dekoder durch zwei im Sprungdekoder SPD dekodierte Befehle gesetzt und zurückgesetzt werden kann. Die Befehle gelangen von den Daten-

Speicherausgängen des Programmspeichers auf deri Befehlsbus·

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Sie bestehen aus einer Baugruppenadresse, aus der Instruktion und bei Sprungbefehlen noch aus einer Programmspeicheradresse. Oewells nach dem Erscheinen eines Befehls auf dem Befehlsbus sendet die Synchronisationsschaltung SYN der Steuereinheit auf dem Steuerbus ein Befehlsgültigkeitssignal, das von der Synchronisationsschaltung SYN des Empfängers nach Befehlsübernahme mit einer Quittung auf dem Steuerbus beantwortet wird· Bis zum Empfang dieser Quittung wird durch die Synchronisationsschaltung SYN der Steuereinheit der Weiterzählimpuls für den Befe'hlszähler verhindert.

Eine weitere Aufgabe der Synchronisationsschaltungen SYN ist die Überwachung des Datenaustausches auf dem Datenbus/ die Ober die Bedienung von Handshakesignalleitungen auf den Steuerbus erfolgt·.

Zur Ausführung von Sprungbefehlen sendet die Steuereinheit an sich selbst Befehle, die aus der im Baugruppenadreßdekoder AD erkannten eigenen Geräteadresse, aus dem im Sprungdekoder SPD dekodierten Befehl und aus der Absprungadresse bestehen· Diese wird durch den Multiplexschalter MUX₁ der über den Sprungdekoder SFO unter Einbeziehung der Synchronisationsschaltung SYN betätigt wird, auf den Programmzähler PC durchgeschaltet·

Bei bedingten Sprüngen erfolgt vorher im Sprungdekoder SPD eine Auswertung der Flags einer Prozessoreinheit, die durch diese auf den Steuerbus gelegt werden.

Bei Cali-Befehlen, die ebenfalls durch den Sprungdekoder SPD erkannt und abgearbeitet werden, wird durch ein Tor T die Ab»'

sprungadresse auf den Datenbus zu einem Datenspeicher gesendet/ .;.:'.in dem sich der Stack befindet.

Bei Rüßksprungbefehlen wird die Adresse aus dem Stack über den -Datenbus gesendet» Sie gelangt über den Multiplexschalter Hux in den Programmzähler PC und wird dort incrementiert/ bevor des* nächste Befehl gültig gemacht wird.

Zur Vermeidung von Blockierungen des Rechners überwacht die Baugruppe zur Blockierungsüberwindung UIE den zeitlichen Abstand der Befehlsgültigkeitssignale auf dem Steuerbus. Wird dieser Abstand zu groß, so erfolgt, durch die Baugruppe UIE v.e.ran-

.5 laßt, ein Zurücksetzen des Befehlszählers und Neustart des Rechners·

Die Prozessoreinheiten Rtö haben folgende Funktionsweise: Bei Identität der in einem Befehl enthaltenen Baugruppenadresse mit der eigenen Adresse veranlaßt der Baugruppenadreßdekoder Ά0 die Übernahme des Befehls zu dem Zeitpunkt, wenn die Synchronisationsschaltung SYN der Prozessoreinheit die Bereitschaft zur Befehlsübernahme festgestellt hat· Bei den Prozessoreinheiten ohne eigene Speicher erfolgt die Befehlsübernahme direkt vom Befehlsbus in die RALU· Bei den Prozessoreinheiten mit eigenen Speichern ist der Befehlscode eine Absprungadresse für ein Mikroprogramm im Mikroprogrammspeicher MPS und wird in den Programmzähler PC der Einheit übernommen. Die Befehlseingänge der RALU¹s erhalten dazu ihre Informationen vom Mikroprogrammspeicher MPS. Die Auswahl der RALU, die angesprochen werden soll, ist im Mikrobefehl dekodiert und erfolgt über die Ablaufsteuerung AST. Der Datenverkehr zwischen Prozessorbaugruppen wird durch Handshakesignale über den Steuerbus von den Synchronisationsschaltungen SYN der Einheiten gesteuert. Daten können im internen Datenspeicher RAM der Pro- zessoreinheiten abgelegt werden. Die Speicheradressen werden dazu von einer RALU erzeugt.

Eine Flagauswerteschaltung FA der Prozessoreinheiten mit Speicher erzeugt Interruptsignale, die auf die Interrupteinheit IE geführt werden können und legt die Flags über ein Puffer P auf den Steuerbus, so daß bedingte Sprungbefehle von der Steuereinheit ausgeführt werden können.

Die Abarbeitung von Interruptroutinen erfolgt folgendermaßen: Nachdem die Interruptadressenregister IAR, das Interruptmaskenregister IMR und das Prioritätsregister PR in der Inter-

rupteinheii durch die Steuereinheit geladen wurde und das Interrupt-Flip-Flop in der Bedingten-Interrupt-Auswerteschalturag BlE in der Steuereinheit gesetzt wurde* können über die Interrupteingänge der Interrupteinheit Sprünge in Interrupt»routinen ausgelöst werden· Aktivierte Leitungen werden durch das Interruptmaskenwort im IMR bestimmt· Die Priorität wird durch das Prioritätssteuerwort im PR festgelegt· Der Dekoder

' zur Interruptadressensendung DEKI veranlaßt dann die Aussendung der Startadresse aus dem Interruptadressenregister IhR über den Befehlsbus· Ausgelöst durch die Bedingte-Interrupt-Auswerteschaltung BIE und den Sprungdekoder SPD wird der aktuelle Programmzählerstand im Stack abgelegt und über den Multiplexschalter die Startadresse für die Interrupt routine in den Befehlszähler übernommen·

Dia Bearbeitung von Rücksprüngen aus Interruptroutinen erfolgt so wie die von Rücksprüngen aus Unterprogrammen·

Die Erfindung soll anhand eines Ausführungsbeispiels mit Hilfe

der eiockschematas Fig· 1 bis 5 näher beschrieben werden· Es zeigen

Fig„ 1 das nsodulare Mehrprozessorsystem MPS Figβ 2 die Steuereinheit ST Fig» 3 eine Prozessoreinheit ohne eigenen Speicher RMd.

Fig. 4 eine Prozessoreinheit mit eigenen Speicher RW2 Fig. 5 eine Interrupteinheit IE.

Die erfindungsgemäße Anordnung, entsprechend Fig· I, zeigt die über den Systembus des Mehrprozessorsystems MPS gekoppelten Ein* heiten und den mit einigen Einheiten gekoppelten Masterrechner MR. Der Systembus des Mehrprozessorsystems besteht aus Datenbus D-BUS, Befehlsbus B-BUS und Steuerbus S-BUS.

Das Steuerwerk des Mehrprozessorsystems besteht aus dem Leitwerk LW.tind .danit gekoppelten Befehlsspeicher BSP· Von diesem erhalten die Prozessoreinheiten RWl ··· RWn, der Datenspeicher DSP, die Ein-Ausgäfoe-Grupp@n ADW/DAW und die Interrupteinheit

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IE über den Systembus Befehle, so daß sie nach Initialisierung Daten der Ein-Ausgabe-Baugruppen und Daten vom Masterrechner entsprechend des Programms im Befehlsspeicher BSP verarbeiten können.

Der Masterrechner MR ist mit dem Leitwerk LW, dem Befehlsspeicher BSP und dem Datenspeicher DSP verbunden·

Fig. 2 zeigt die Kopplung der Steuerwerkbaugruppen untereinander und mit dem Masterrechner MR· Der Baugruppen-Adreßdekoder AD veranlaßt in Verbindung mit der Start-Halt-Schaltung SH über den internen Steuerbus ISB die Aktivierung der Einheit. Die Dekodierung und Ausführung von Programmsprüngen, Unterprogrammbefehlen und Sprüngen in Interrutroutinen erfolgt durch den Sprungdekoder SPD in Verbindung mit der Synchronisationsschaltung SYN, dem Multiplexschalter MUX, dem Programmzähler PG, dem Tor T, dem Befehlsspeicher BSP und dem Taktgenerator G, Blockierungen des Mehrprozessorsystems werden durch die Schaltung zur Blockierungsüberwindung UIE durch Überwachung des zeitlichen Abstandes von Befehlsgültigkeitssignalen auf dem Steuerbus vermieden«

Über den Dekoder zur Adreßdurchschaltung DEI^ kann der Masterrechner in Verbindung mit dem Multiplexschalter MUX den Programmspeicher laden·

Die Prozessoreinheit ohne eigene Speicher in Fig. 3 enthält als wichtigste Baugruppe eine Registerarithmetiklogikeinheit RALU mit an den Befehlsbus B-BUS direkt angeschlossenen Befehlseingängen, den beiden Datenports Kl und K2, wobei K2 an den Datenbus geführt ist, dem an den Steuerbus geführten Port für die Flags K3 und den an den internen Steuerbus des Prozessors ISB geführten Steuerleitungen· Die Abarbeitung von Daten erfolgt über die Aktivierung des Prozessors über den Baugruppenadreßdekoder AD in Verbindung mit der Synchronisationsschaltung SYN und der Ablaufsteuerung AST, wobei über SYN und AST auch der Datenaustausch über den Datenbus mit anderen Baugruppen erfolgt.

Die Prozessoreinheit mit internen Speichern zur Abarbeitung von komplexen Befehlen enthält neben einer RALU2 zur Verarbeitung von Oaten eine weitere RALUl zur Erzeugung der Adressen für den internen Arbeitsspeicher RAM des Prozessors. Die nach Aktivierung der Prozessoreinheit übernommene Instruktion ist die Startadresse für ein im Mikroprogramraspeicher

ν MPS enthaltenes Programm zur Abarbeitung des komplexen Befehls· Sie gelangt vom Befehlsbus B-BUS in den Prograramzähler PC. Über die ebenfalls mit Mikrobefehl versorgte Ablaufsteuerung AST wird erreicht, daß die in den Mikroprogrammbefehlen enthaltenen Instruktionen in die richtige RALU gelangen. Die Aktivierung und die Steuerung der Befehlsübernahme und die Steuerung des Datenaustausches mit anderen Einheiten erfolgt wie bisher beschrieben durch den Baugruppenadreßdekoder

AO und die Synchronisationsschaltung SYN.

Zur Auslösung von bedingten Sprungbefehlen der Steuereinheit veranlaßt die Flagauswerteschaltung FA über den bidirektionalen Puffer P das Senden der Flags auf den Steuerbus S-BUS. Weiterhin kann die Flagauswerteschaltung ein Interruptsignalerzeugen, das zu den Interrupteingängen einer Interrupteinheit IE geführt werden kann.

Die in Fig. 5 dargestellte Interruptseinheit IE enthält zur Abspeicherung der Startadressen für Interruptroutinen η Inter· ruptadressen-Register IAR, die η InterruptauslöseeingängenINTl..* INTn zugeordnet sind. Die Startadressen, ein Interruptmaskenregister IMR und ein Prioritätsregister PR werden von der Steuereinheit durch die Aktivierung der Interrupteinheit über Baugruppenadreßdekoder AO geladen. Der Befehlsempfang und die Aussendung der Startadressen bei Aktivierungder entsprechenden Eingänge wird durch die Synchronisations»» schaltung SYN und die Ablaufsteuerung AST gesteuert. Der Inhalt der Interruptmaskenregister IMR und der Prioritätsregister PR legt die aktivierbaren Eingänge und ihre Priorität bei der Auslösung von Interrupts fest. Ober den Dekoderzur Interruptadressensendung DEKI wird dann das zum aktivierten Eingang gehörige Interruptadressenregister in XAJ? angesprochen -

Claims (5)

Erfindunqsanspruch

1. Modulares Mehrprozessorsystetn, das durch einen Masterrechner steuerbar ist, dadurch gekennzeichnet, daß eine aus einem Leitwerk (LW) und einem Befehlsspeicher (BSP) bestehende Steuereinheit (ST), eine oder mehrere Prozessoreinheiten (RWl...RWn), ein oder mehrere Datenspeicher (OSP) und ein oder mehrere E/A-Einheiten (ADW, DAW) und ein oder mehrere Interrupteinheiten (IE) durch jeweils einen gemeinsamen Befehlsbus (B-BUS), Datenbus (D-BUS) und Steuerbus (S-BUS) miteinander verbunden sind und daß der Masterrechner (MR) mit dem Leitwerk und dem Programmspeicher verbunden 1st und daß eine Verbindung zwischen Masterrechner und Datenspeichern des Mehrprozessorsysteras besteht, wobei jede Einheit einen Baugruppenadreßdekoder (AD) zum Vergleich der in jedem Befehl enthaltenen Geräteadresse mit seiner Geräteadresse zur Aktivierung dieser Einheit bei Identität beider Adressen besitzt und wobei jede Prozessor-, Speicher- und E/A-Einheit weiterhin eine Synchronisationsschaltung (SYN) zur Synchronisation der Befehlseingabe vom Leitwerk und zur Handshake- und Richtungssteuerung des Datenverkehrs auf dem Datenbus enthält.

2* Anordnung nach Punkt 1 dadurch gekennzeichnet, daß die Steuereinheit einen mit dem Steuerbus und dem Befehlsbus verbundenen Sprungdekoder (SPD), zur Dekodierung und Ausführung von Programmsprüngen, Unterprogrammbefehlen und Sprüngen in Interruptroutinen eine mit dem Steuerbus verbundene Bedingte-Interrupt-Auswerteschaltung (BIE) zur Erkennung von Interruptanforderungen, eine Schaltung zur Blockierungsüberwindung (UIE), eine Start-Halt-Schaltung (SH) zur Verarbeitung von Start- und Haltbefehlen, einen durch die Synchronisationsschaltung (SYN) bedienten Multiplexschalter (MUX), der eingangsseitig mit dem Befehlsbus, dem Datenbus und dem Adreßbus des Masterrechners und ausgangsseitig mit dem Programmzähler (PC) verbunden ist und einen mit dem Adreßbus und Steuerbus des Masterrechners verbundenen Dekoder zur Adreßdurchschaltung (DEKA) enthält, wobei alle Baugruppen der Steuereinheit über einen internen Steuerbus (ISB) miteinander verbunden sind.,

3. Anordnung nach Punkt 1 dadurch gekennzeichnet, daß eine oder mehrere Prozessoreinheiten (RW) verwendet werden, die jeweils eine Register-Arithmetik-Logikeinheit (RALU) für die Manipulierung von Daten enthält, deren Befehlseingänge mit dem Befehlsbus, deren bidirektionale Daten-Ein-Ausgänge eines Kanals mit dem Datenbus, deren Flag-Ein-Ausgänge mit dem

' Steuerbus des Systems und deren Steuer-Ein-Ausgänge und Handshake-Signalleitungen über einen internen Steuerbus mit dem Baugruppenadreßdekoder (AD) zur Aktivierung der Prozessoreinheit bei Identität einer von der Steuereinheit in jedem Befehl enthaltenen Geräteadresse mit der Adresse der Prozessoreinheit, mit der Synchronisationsschaltung (SYN) der Befehlseingabe vom Leitwerk und der Daten-Ein-Ausgabe und mit einer Ablaufsteuerung (AST) verbunden sind« wobei von dem Baugruppenadreßdekoder noch Leitungen zum Befehlsbus und Steuerbus und von der Synchronisationsschaltung Leitungen zum Steuerbus des Systems führen.

4. Anordnung nach Punkt 1 dadurch gekennzeichnet, daß eine oder mehrere Prozessoreinheiten (RW) verwendet werden, die neben einer Register-Arithmetik-Logikeinheit (RALU) für die Manipulierung von Daten eine zweite Register-Arithmetik-Logikeinheit enthalten, die für die Adreßrechnung von Arbeitsspeicheradressen benutzt wird und deshalb Verbindungen zwischen den Adreßeingängen und Daten-Ein-Ausgängen eines Arbeitsspeichers (RAM) und den beiden Datenports dieser Register-Arithmetik-Loglkeinheit existieren, wobei die Datenports der anderen Register-Arithrnetik-Logikeinheit mit dem Datenbus bzw· auch mit den Daten-Ein-Ausgängen des Arbeitsspeichers verbunden sind, wahrend die Befehlseingänge der Register-Arithmetik-Logikeinheiten zu den Datenausgängen eines Mikroprogrammspeichers (MPS) geführt sind und dessen Eingänge zur Zählervoreinstellung zum Befehlsbus führen und weiterhin eine mit dem Mikroprogrammspeicher verbundene Ablaufsteuerung (AST) und eine mit den Flagausgängen der Re-

gister-Arithmetik-Logikeinheiten verbundene Flagauswerteschaltung (RA*) mit einem Interruptausgang (INT) vorhanden ist, deren Eingänge ebenso wie die Flagausgänge der Register-Arithmetik-Logikeinheiten über einen von der Flagauswerteschaltung bedienten bidirektionalen Puffer (P) alt dem Steuerbus verbunden sind·

5. Anordnung nach Punkt 1 dadurch gekennzeichnet, daß eine oder mehrere Interrupteinheiten verwendet werden, die neben eingangsseitig mit dem Datenbus und ausgangseeitig mit dem Befehlsbus verbundenen Interruptadressenregistern (IAR) eine Interruptmaskensteuerung (IM) mit den Interrupteingängen (INT1··.INTn) und einem Interruptmaskenregister (IMR), eine der Interruptmaskensteuerung nachgeschaltete Prioritätssteuerstufe (PST) mit Prioritätsregister (PR) und einem auf die Prioritätssteuerstufe folgenden ausgangsseitig mit den Interruptadressenregistern verbundenen Dekoder zur Inter» ruptadressensendung (DEKI) enthalten«

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