DD209055A1 - Verfahren zur herstellung monolithisch integrierter halbleitervorrichtungen in mischtechnik - Google Patents

Abstract

Erfindungsgemaess werden n-Kanal-buried channel- MOS- Transistoren und vertikale npn- Bipolartransistoren durch ein einfaches Herstellungsverfahren mit nur sechs strukturbestimmenden Maskenschritten realisiert. Zur Schaffung der n- Kanal- buried channel- MOS- Transistoren werden erfindungsgemaess keine Isolations-p-Wannen, wie sonst ueblich,in Anspruch genommen. Source-und Draingebiet werden in der n-Expitaxieschicht angeordnet,in welcher auch das vergrabene Kanalgebiet des Unipolartransistors ausgebildet wird. Durch den vergrabenen Kanal wird 1/f-Rauschen,das bei ueblichen IGFET,s einen erheblichen Beitrag des Gesamtrauschens ausmacht, weitgehend unterdrueckt. Die Anwendung einer hoch reinen Gateoxidation nach CCD- Prozessparametern in n-Kanal- Silicon- Gate- Technologie, Phosphorgetterprozesse und sorgfaeltig ausgewaehlter H tief 2-Temperaturprozesse gestatten eine weitere Rauschoptimierung, besonders auch fuer die Bipolartrasistoren.

Description

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Beschreibung der Erfindung

Titel der Erfindung:

Verfahren zur Herstellung monolithisch, integrierter Halbleitervorrichtungen in Mischtechnik.

Anwendungsgebiet der Erfindung:

Die Erfindung betrifft ein Verfahren znr Herstellung von voneinander elektrisch isolierten -unipolaren und bipolaren Halbleiterstrukturen auf des gleichen Halbleiterplättchen. Als unipolare Bauelemente können η-Kanal-MOS-Transistoren und als bipolare Bauelemente vertikale npn-Transistoren bzw, deren Komplementärstrukturen realisiert werden. Die Erfindung wird in der mikroelektronischen Industrie zur Realisierung neuartiger Halbleiterbauelementeschaltungen eingesetzt. Die bevorzugte Anwendung der erfindungsmäßigen Halbleitervorrichtungen liegt auf dem Gebiet der analogen Signalverarbeitung.

Charakteristik der bekannten technischen Lösungen:

Die integrierte Schaltungstechnik erfolgt heute in Bipolartechnik sowie in MOS-Technik. Fur manche Anwendungszwecke ist es erforderlich, beide Techniken miteinander zu kombinieren. Insbesondere zwei Möglichkeiten haben sich dabei herauskristallisiert :

a) Zweichip- oder Mehrchiplösungen, wobei die einzelnen Chips entweder in Bipolar- oder in MOS-Technik hergestellt' werden,

b) die gleichzeitige Realisierung bipolarer und -unipolarer Bauelemente aiii einem Chip.

Beide lösungsvarianten haben ihre arteigenen Tor- und Nachteile, wohingegen sich für die Zukunft die Einchiplösung "mit ihren größeren Schaltungs- und Entwurfsflezibilitäten bei bekanntermaßen höherem Prozeßaufwand im Scheibenverband durchsetzen wird« Die entscheidende Präge ist dabei die nach einer durchgängigen Beherrschung des Scheibenprozesses«

Unter der 7ie.lz.ahl der bekanntgewordenen Lösungsmöglichkeiten für die Realisierung γόη bipolaren und unipolaren Bauelementen auf einem Chip bereitet die Kombination von vertikalen npn-Bipolartransistoren und η-Kanal-MOS-Transistoren erhöhte Schwierigkeiten und erfordert einen größeren Prozeßaufwand» Der Vorteil gerade dieser Kombination liegt einmal in den besseren elektrischen Eigenschaften wie Geschwindigkeit, Grenzfrequenz und Durchlaßwiderstand und in den breiteren schaltungstechnischen Anwendungen der η-Kanal-MOS-Transistoren gegenüber den p-Kanal-MOS-Transistoren« Bei der Anlehnung an bekannte MOS-Technologien lassen sich meist nur laterale Bipolarstrukturen mit guten elektrischen Eigenschaften integrieren, währenddessen bei vertikalen Bipolartransistoren Eigenschaftseinboßen hingenommen werden müssen« Dient die hinreichend bekannte Standard-Bipolartechnologie mit begrabenem Kollektor und Epitaxieschicht als. Grundmodell zur Erzeugung der oben genannten Mischvariante, so liegen hier die Schwierigkeiten in der Schaffung einer ausreichend guten p-leitenden Wanne für die η-Kanal-MOS-Transistoren und der Erzeugung der Gatestruktur« Die Realisierung erfolgt allgemein dadurch, daß der n-Kanal-MOS-Transistor in einer zur Basis des npn-Transistors analogen und durch Pestkörperdiffusion geschaffenen p-Wazme untergebracht wird«

Eine besondere Herstellungsvariante besteht darin, daß das Baisgebiet des npn-Transistors gleichzeitig mit der ρ-Wanne,

α. η ν / -J L· \ . ^J

in die der MOS-Transistor eingebracht werden soll, eindiffundiert wird. Beide "besitzen das gleiche Dotierungsprofil, weil nun für eine brauchbare elektrische Charakteristik des MOS-Transistors die Borkonzentration im oberflächennahen Bereich der Wanne so niedrig wie möglich gehalten werden muß, ist diese Lösung mit dem ITachteil verbunden, daß das Basisgebiet des npn-Transistors eine zu geringe Dotierungskonzentration erhält und die Charakteristik des npn-Transistors den Anforderungen nicht genügt. Sin in dieser Weise herbeigeführter Kompromiß zwischen unipolar- und bipolar-Bauelement führt in jedem Fall zu Halbleiterschaltungen, die nur minimalen Anforderungen genügen.

Es ist deshalb verbreitet, die ρ-Warme und das Basisgebiet durch zwei getrennte Dotierungsschritte au realisieren und die Dotierungsverhältnisse für jede einzeln optimal zu wählen* Dadurch entsteht der Bachteil eines zusätzlichen technologischen Aufwandes durch die zusätzliche Maskenebene. Ueben diesen zusätzlichen Kosten und Ausbeuteainderung verursachenden technologischen Aufwand tritt aber nach wie vor ein Mangel in der Optimierbarkeit der elektrischen Charakteristik des MOS-Transistors auf. Die p-Wannendotierung muß größer sein als die der Epitaxieschicht und diese zwecks Einstellung technisch reproduzierbarer Verhältnisse mindestens um eine Größenordnung übertreffen. Dadurch bleibt die Optimierbarkeit der Verhältnisse auf den Bipolartransistor beschränkt, der MOS-Transistor besitzt weiterhin keine genügend gute elektrische Charakteristik.

In einer Reihe von Realisierungsvarianten, die eine Kombination von standardmäßigen vertikalen bipolaren Transistoren und MOS-Transistoren enthalten, werden die MOS-tvpischen Verfahrensschritte im Anschluß an die Source-Drain-Diffusion zusätzlich realisiert. Ss handelt sich dabei um eine weitere Maskenebene, mit deren Hilfe die zukünftigen Gategebiete für einen besonderen Oxidationsschritt, die Gateoxidation, vorbereitet werden. Sine solche Variante hat den zusätzlichen Sachteil, daß die C-atestruktur zusammen mit der Leitbahnstrukturierung erzeugt wird und vermeidbar große Positionierungsfehler gegenüber den bereits vorher geschaffenen Source- und Draingeometrien besitzt. Bei

der Herstellung integrierter Schaltkreise auf reiner MOS-Basis wird ein solcher Uachteil durch ITutzung selbstpositionierender Varianten in "bekannter Weise vermieden.

Die bekannten technischen Lösungen "besitzen also den !lachteil, daß zumindest der MOS-Transistor nur mit einer gegenüber der diskreten Bauweise verschlechterten elektrischen Charakteristik realisiert werden kann und die Herstellungstechnologie trotzdem gegenüber der sechs-Hasken-Standard-Technologie für integrierte Schaltkreise an Aufwand und Kosten zunimmt.

Ziel der Erfindung:

Die vorliegende Erfindung soll die aufgezeigten Mängel, die den "bisher "bekannten Realisierungsvarianten anhaften, überwinden. Die Erfindung hat weiterhin zum Ziel, die integrierte Halbleitervorrichtung mit nur sechs kritischen Maskenebenen zu realisieren, wobei die Kombination aus elektrisch voneinander isolierten vertikalen npn-Bipolar- und n-Kanal-MOS-Transistoren (oder deren Komplementär-Strukturen) auf einem Chip Bauelemente mit vollwertigen elektrischen Charakteristiken aufweisen soll.

Darlegung des Wesens-der Erfindung:

Der Erfindung liegt die Aufgabe zugrunde, eine Kombination von bipolaren-_;npn-Vertikaltrans'ist'ören· mit n-Xanal-buried channel- MOS-Transistoren- zu einer integrierten Halbleiterstruktur unter Verwendung einer p-Substrat-n-Spitasieschichtfolge zu erreichen. Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß beide Arten von Bauelementestrukturen in an. und' für sich bekannter Weise durch die Eindiffusion von Isolationswannen elektrisch voneinander isoliert werden, für die buried channel-'Transistoren keine Isolation-p-Watnae in Anspruch genotomen und die Kanalbildung zwischen Source- und Draingebieten durch die rauniladungsbildende Wirkung einer an der Substrat-Epitasäeschichtgrenze anliegenden Sperrspannung ersmmgen wird* Auf diese Weise ist der η-Kanal des MOS-Transistors in einer Siiiziumschicht realisiert, deren Dotierungskonzentration der der

4 UVb2 1

hochohmigen Kollektorzone des Vertikaltransistors gleicht mid besitzt eine entsprechend große Steuerempfindlichkeit. Im Au3-führungsbeispiel wird gezeigt, daß die Realisierung der erfindongsgemäßen Lösung tatsächlich, mit nur sechs kritischen Ma3kenebenen möglich ist.

Zum Wesen der Erfindung gehört auch die Ausnutzung von in der MOS-Technologie an und für sich bekannten Maßnahmen zur Optimierung der Silizium-Gateoxid-Grenzschicht und deren Ausnutzung für die Verbesserung der elektrischen Eigenschaften des Bipolartransistors« Deshalb wird das Gateosid unter Beachtung aller einschlägigen Reinigungs- und Getterbehandlungen (z.B. Kernreinigung, HCl-Osidation, Rückseitengetterung, Temperbehandlungen) erfindungsgemäß im Anschluß an die Eindiffusion des Basisgebietes des Bipolartransistors ganzflächig erzeugt und durch die nachfolgende Abscheidung einer Siliziumnitridschicht, einer Polysilizium- und/oder CYD-Osidschicht gegenüber den Einwirkungen der ITachfolgeprosesse geschützt. Dadurch wird das 1/f-Rauschen, welches einen wesentlichen Beitrag zum Gesamtrauschen liefert, nicht nur für den MOS-Transistor sondern auch für den Bipolartransistor weitgehend unterdrückt.

Zum Wesen der Erfindung gehört,, weiterhin die Ausnutzung selbstjustierender Techniken, indem'z.B. die Gategebiete durch das Einbringen der Source- und Draingebiete bestimmt werden.

Das Vorhandensein einer Polysiliziumschicht erlaubt die Verwendung eines Siliziumgates zur Steuerung des. MOS-Transistors und die source- und drainseitige Gate-Geometriefestlegung gleichzeitig mit der Strukturierung der Source- und Draingebiete Damit wird durch die erfindungsgesäße Lösung auch diese Zielstellung erfüllt.

In gleichartiger Weise können auch entsprechende Komplementär-Strukturen erfindungsgemäß kombiniert und integriert werden.

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Ausführungsbeispiel

Im folgenden wird ein bevorzugtes Ausführungsbeispiel der erfindungsmäßigen Halbleitervorrichtung und ihres Herstellungsverfahrens anhand der Zeichnungen näher erläutert. Es zeigt:

Fig. 1 bis 5: schematische Darstellungen des Herstellungsvorganges der erfindungsgemäßen Halbleitervorrichtung, wobei ausschnittsweise nur je ein Transistortyp dargestellt ist .

Die figuren 1 bis 5 illustrieren die Ausbildung einzelner Bestandteile einer Grundausführungsform der erfindungsmäßigen Halbleitervorrichtung.

Gemäß Pig, 1 ist Ausgangspunkt eines Verfahrens zur gemeinsamen Herstellung von npn-Bipolartransistoren und n-Xanal-buried channel-MOSPE¹T's ein Siliziumsubstrat 1 vom p-Leitungstyp mit niedriger Dotierungskonzentration, vorzugsweise mit einer Sor-

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konzentration von 1 χ 10 ^ cm ,dessen Hauptfläche zur Ausbildung eines SiliziumOxidfilms oxidiert wird. Aus dsm Oxidfilm wird mit PIiIfe eines photolithographischen Prozesses und einer anschließenden Ätzung ein Teil des Oxids in Form -eines Pensters entfernt, so daß eine Oxidmaske 2 entsteht, Mittels Diffusion wird...durch die Oxidmaske 2 in den von der Oxidmaske 2 nicht bedeckten Teil der Hauptfläche des Substrates 1 eine Donatorverunreinigung, beispielsweise Arsen oder Antimon, eingebracht, wodurch das hochdotierte begrabene Gebiet 3 entsteht, Dieses Gebiet 3_; bildet den hochdotierten Teil des Kollektors des npn-Bipolartransistors, Wie in Fig, 2 dargestellt, wird nach dem Entfernen der Oxidmaske 2 eine Epitaxieschicht 4 auf die Hauptfläche des Substrates 1 aufgebracht, was beispielsweise durch thermische Zersetzung von Silan oder durch Reduktion von Tetrachiorsilan in Wasserstoff geschehen kann. Während des epitaktischen Aufwachsens des Siliziums wird es mit einer Donatorverunreinigung, beispielsweise Phosphor oder Arsen, homogen dotiert»

4U/DZ I

Somit weiet die Epitaxieschicht 4 η-Leitung auf. Während der Abscheidung der Epitaxieschicht 4 dehnt sich das hochdotierte begrabene Gebiet 3 in die Epitaxieschicht aus« ;

Die Epitaxieschiehtparameter, d« h«, die Dicke der Epitaxieschicht 4 und ihr spezifischer Widerstand, werden entsprechend den Anforderungen des Bipolartransistors und des buried channel-MOS-Transistors gewählt. Vorzugsweise beträgt die Dicke, zwischen 5/um und 10 /um und der spezifische Widerstand zwischen 2 -Äcin und 1OJlcm«Der folgende Prozeßschritt beinhaltet die Herausbildung einer weiteren Oxidmaske 5 auf der Oberfläche der Epitaxieschicht 4 und die Diffusion einer Akzeptorrerunreinigung, beispielsweise Bor, durch die Fenster der Oxidmaske 5 in die Oberfläche der Epitaxieschicht 4 zur Erzeugung der Isolationszonen und channel stopper 6. Die Bereiche β sind vom p-Leitungstyp und durchdringen die gesamte Epitaxieschicht 4, so daß sie das Substrat 1 zumindest berühren« Während der Diffusion der Bereiche 6 dringt das hochdotierte begrabene Gebiet 3 weiter in die Epitaxieschicht 4 ein« Wie Fig« 3 zeigt, wird eine neue Oxidmaske 7 auf der Oberfläche der Epitaxieschicht angebracht und durch lokale Diffusion einer Akzeptorverunreinigung, vorzugsweise mit einer Borkonzentration von 1x10

— 3 ¹Q — 3

cm bie 1 χ 10 ein , durch die Fenster der Oxidmaske 7 die Basis 8 des Bipolartransistors erzeugt.

Wie Fig. 4 zeigt, wird nach dem Entfernen der Oxidiaaske 7 durch eine HCl-Oxidation bei 1 000 ⁰C in trockener 0«-Atmosphäre auf der Hauptfläche der Epitaxieschicht 4 das Gateoxid 9 gebildet. Die Gateoxiddicke beträgt vorzugsweise 500 1 und ist von CCD-Qualität. Auf der Oberfläche des Gateoxids 9 wird eine Si-,!?>Schicht 10 mit einer Dicke von 500 1 abgeschieden. Die Gate-Durchbruchspannung und Schwellspannung wird somit bestimmt durch die Oxidschicht 9 und die Si-JT.-Schicht 10. Im nächsten Prozeßschritt erfolgt eine Polysiliziumbeschichtung 11 mit einer Dicke von 3 500 1. Die Polysiliziumsciiicht 11 wird strukturiert und dient zunächst als Maske für die gleichzeitige Diffusion einer Donatorverunreinigung, beispielsweise mit einer Phosphorkonzentration von 1 χ 10 cm"'' bis 5 χ 10²⁰ cm~^, in die durch

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die Polysiliziumschicht 11 unbedeckten Teile der Oberfläche der Epitaxieschicht 4 "unter Bildung der Bereiche 12, 13, 14 und 15. Der Bereich 12 stellt den Emitter und der Bereich 13 das Kontaktgebiet des Kollektors des npn-Bipolartransistors, die Bereiche 14 und 15 das Source- und Draingebiet des η-Kanal-buried channel Transistors dar. Das isolierte Gategebiet 16 wird durch einen Teil der strukturierten PolySiliziumschicht 11 gebildet. Mittels einer Hilfslackmaske werden die überschüssigen Polysiliziumgebiete ätzchemisch entfernt. Außer auf den MOS-Gategebieten 16 ist es unter Umständen vorteilhaft, an bevorzugten Stellen dotiertes Polvsilizium in Form von Hilfsgates zu erhalten.

Wie in Fig. 5 dargestellt, wird im folgenden Arbeitsschritt eine CVD-Oxidschicht 17 von vorzugsweise 0,8/um Dicke auf der Oberfläche der Halbleiteranordnung abgeschieden mit einer sich anschlieisenden Temperung bei 900 ⁰C in Stickstoff. Das CVD-Oxid 17 dient als Feldoxid und als Maske zur Herstellung der Kontaktfensteröffnungen. Eine Phosphorgetterung bei 900 ⁰C für 30 Minuten dient der weitgehenden Ausschaltung der Oberflächenrekombination und zur Erhöhung der Volumenlebensdauer und damit einer Bauschoptimierung der Bauelemente. Anschließend wird eine leitbahn 18, beispielsweise als Aluminium, ausgeführt, die die notwendigen elektrischen Kontakte zu den Bereichen 8, 12, 13, 14, 15 und 16 und die leitenden Verbindungen herstellt, die zur Realisierung einer vorgesehenen Schaltung notwendig sind. Die nach diesem Verfahren realisierte Halbleitervorrichtung enthält vertikale npn-Bipolartransistoren und η-Kanal-buried channel-MOSPET's. Beide Transistoren sind in einer Epitaxieschicht 4 angeordnet und durch Isolationszonen 6 elektrisch voneinander getrennt. Das Eindringen der hochdotierten begrabenen Gebiete 3 in die Epitaxieschicht 4 erfolgt im wesentlichen während der Abscheidung der Epitaxieschicht 4 und der Diffusion der Isolationszonen 6.

Die Verwendung der Polysilisiumschicht i1 als Diffusionsmaske und als Gate verbindet die Vorteile eines simultanen Diffusionsprozesses für das Emittergebiet 12 und den Kollektorkontakt 13 des Bipolartransistors und da3 Sourcegebiet 14 und das Draingebiet 15 des Unipolartransistros bei gleichzeitiger Selbstpositionierung.

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Die Abscheidung einer dünnen, hochreinen Gateosidschicht anch für den Bipolarteil der Halbleitervorrichtung, die Anwendung eines Phosphorgetterprosesses bei 900 ⁰C sowie eines sich daran in an und für sich bekannter Weise anschließenden Hpp regiines bewirken eine Verbesserung der Eigenschaften der Bauelemente bezüglich des Rauschens und der langzeitStabilität* Durch die Verlegung des leitfähigen Kanals des n-Xanal-buried channel-MOSPET¹s in Regionen bis zu 0,3/um unter die Oberfläche der Epitaxieschicht, wird das 1/f-Rauschen, welches eine Hauptkomponente am Rauschen von MOS-Transistoren·bildet, weitestgehend ausgeschaltet.

Claims (12)

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1) daß eine Abscheidung und Abgrenzung eines vorgegebenen Musters metallischer, elektrisch hoch-leitender Yerbindungsleitungen (18) realisiert wird.

1. Verfahren zur Herstellung monolithisch integrierter Halb- ' leitervorrichtungen in Mischtechnik mit einem oder mehreren vertikalen Bipolartransistoren und einem oder mehreren MOS-Transistoren unter Verwendung einer Substrat-Epitaxieschichtfolge mit entgegengesetztem Leitungstyp und Tollständiger oder teilweise elektrischer Isolation der Einzelbauelemente voneinander durch Eindiffusion von Isolationswannen mit zur Epitaxieschicht entgegengesetztem Leitungstyp in an und für sich- bekannter Weise gekennzeichnet dadurch, daß der MOS-Transistor als buried channel-Transistor unter Verzicht auf eine p-bzw. η-Wanne in der Epitaxieschicht ausgebildet und die Kanalbildung^zmschen Source---und Draingebieten-durch die raumladungsbildende Wirkung einer an der Substrat-Epitaxieschichtgrenze anliegenden Sperrspannung erzmingen wird*

2. Verfahren zur Herstellung monolithisch integrierter Halbleitervorrichtungen nach Punkt Λ_} gekennzeichnet dadurch,

a) daß ein p-leitendes Halbleitermaterial als Substrat (1) dient,

b) daß an der Oberfläche dieses monokristallinen p-leitenden Halbleitersubstrates (1) an jeder Stelle, an denen vertikale Bipolarbauelemente gebildet werden sollen, in selektiver Weise n⁺-Gebiete (3) erzeugt werden^

c) daß auf dem Halbleitersubstrat (1) epitaktisch eine Oberflächenschicht (4) aus monokristallinem n-leitenden Halbleitermaterial gebildet wird, die die n^T-Gebiete (3) und jede Stelle des Substrats (1) bedeckt, an denen Sauelement estrukturen gebildet werden sollen,

d) daß zur Erzielung von Isolations-pn-Übergängen und zur Schaffung von Channel stop-Gebieten zwischen Bauelementen ρ'-Gebiete (6) gebildet werden, die sich durch die epitaktische Oberflächenschicht (4) erstrecken,

e) daß zur Bildung der Basis der vertikalen npn-Bipolartransistoren in selektiver V/eise p-leitende Zonen (8) gebildet werden,

f) daß eine relativ dünne Oxidschicht (9) auf der Oberfläche der Epitaxieschicht (4) zur Herstellung des isolierten Gates (16) der MOS-Transistoren abgeschieden . wird»

g) daß eine Polysiliziumschicht (11) auf der Oberfläche der Si-JJ^-Schicht (10) erzeugt wird, die strukturiert als Maske zur Seibatpositionierung der aktiven Gebiete der Bauelemente und zur Bildung des Gates (16) der MOS-' Transistoren dient, - - -----

h) daß zur Bildung des Emitters und des Kollektorkontaktes der Bipolartransistoren und zur Bildung der Source- und Draingebiete der MOS-Transistoren dann in selektiver Weise n⁺-leitende Gebiete (12, 13, 14, 15) gebildet werden, wobei die Begrenzungen der Source- und Drainbereiche (14,15) durch die Kanten der vorgegebenen Gateelektrode (16) des Yerfahrensschrittes (h) bestimmt sind, so daß die Source- und Drainbereiche (14, 15) in. Bezug auf die Kanten der Gateelektrode (16) selbstjustiert sind,

i) daß die Polvsiliziumschicht (11) an den Stellen, an welchen sie nicht benötigt wird, durch einen weiteren selektiven Ätzschritt entfernt wird, z.B. nach der Emitterdiffusion,

3. Verfahren zur Herstellung monolithisch integrierter Halbleitervorrichtungen nach Punkt 1, gekennzeichnet dadurch, daß für alle Bauelemente ein gemeinsames p-leitendes Substrat verwendet wird.

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3) daß auf die gesamte Halbleitervorrichtung ein CYD-Ozid aufgebracht wird, welches als Peldoxid (17) benutzt wird,

k) daß Kontaktfenster oberhalb der Gateelektrode (16), der Source- und Drainbereiche (14, 15) und oberhalb der Emitter- und Basisbereiche und des Kollektorkontakte3 geätzt werden,

4. Verfahren zur Herstellung monolithisch integrierter Halbleitervorrichtungen nach einem der Punkte 1 und 2, gekennzeichnet dadurch, daß zur Verbesserung der Eigenschaften

- des Siliziums und der Silizium/Siliziumdioxid-Grenzflache nach der Emitterdiffusion zusätzlich eine Phosphordotierung der Scheibenrückseite und eine,- Temperung .in wasserst of f hai tiger-Atmosphäre durchgeführt wird.

5. Verfahren zur Herstellung monolithisch integrierter Halbleitervorrichtungen nach einem der Punkte 1 und 2, gekennzeichnet dadurch, daß der spezifische Widerstand der Epitaxieschicht (4) - i-^cm ausgewählt wird.

6. Verfahren zur Herstellung monolithisch integrierter Halbleitervorrichtungen nach einem der Punkte 1 und 2, gekennzeichnet dadurch, daß zur Verbesserung der Ätzselektivität die dielektrische Gateschicht (9, 10) einen Sandwich-Aufbau aus einer Schicht aus Siliziumdiosid und einer Schicht aus Siliziumnitrid hat.

7. Verfahren zur Herstellung monolithisch integrierter Halbleitervorrichtungen nach einem der Punkte 1 bis .6, gekennzeichnet dadurch, daß die Gateelektrode (16) aus Pcly3ilizium besteht.

8. Verfahren zur Herstellung monolithisch integrierter Halbleitervorrichtungen nach einem der Punkte 1 bis 6, gekennzeichnet dadurch, daß neben den Polysiliziumsteuergates auch an anderen Stellen Hilfsgates aus Polvsilizium zur Optimierung der Bauelementecharakteristiken verwendet werden.

9. Verfahren zur Herstellung monolithisch integrierter Halbleitervorrichtungen nach einem der Punkte 1 bis 7, gekennzeichnet dadurch, daß selbstjustierende Techniken verwendet werden.

10, Verfahren zur Hersteilung monolithisch integrierter Halbleitervorrichtungen nach einem der Punkte 1 und 2, gekennzeichnet dadurch, daß ein Phosphorgetterprozeß bei 900

⁰C

V / Q L

und/oder ein dreifach-Hp-Temperproseß "bei Temperaturen £900 ⁰C verwendet werden.

11. Verfahren zur Herstellung monolithisch, integrierter Halbleitervorrichtungen nach den Punkten 1 "bis 10, gekennzeichnet dadurch, da3 entsprechende Komplementärstrukturen integriert werden«·

12. Verfahren zur Herstellung, monolithisch integrierter Hai"bleitervorrichtungen nach den Punkten 1 "bis 11, gekennseichnei: dadurch, daß alle mit der Standardbipolartechnologie herstellbaren aktiven und passiven Bauelementestrukturen integriert werden.

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