CS273368B1 - Circuit connection for pulses regeneration - Google Patents
Circuit connection for pulses regeneration Download PDFInfo
- Publication number
- CS273368B1 CS273368B1 CS450788A CS450788A CS273368B1 CS 273368 B1 CS273368 B1 CS 273368B1 CS 450788 A CS450788 A CS 450788A CS 450788 A CS450788 A CS 450788A CS 273368 B1 CS273368 B1 CS 273368B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- output
- gate
- input
- negating
- circuit
- Prior art date
Links
- 230000008929 regeneration Effects 0.000 title claims description 7
- 238000011069 regeneration method Methods 0.000 title claims description 7
- 238000002347 injection Methods 0.000 abstract description 3
- 239000007924 injection Substances 0.000 abstract description 3
- 239000000243 solution Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000001934 delay Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
Vynález se týká zapojení obvodu pro regeneraci pulsů. Jedná se o zapojení číslicového obvodu využitelné především v integrovaných obvodech realizovaných zejména technologií integrované injekční logiky.
Jsou známa různá řešení uvedené problematiky, většinou s využitím zvláštní součástky, většinou kapacitoru, připojované vně integrovaného obvodu. Nevýhodou těchto řešení je nutnost použití externí součástky a zvláštního vývodu integrovaného obvodu určeného k jejímu připojení. Jsou také známa řešení využívající kapacitoru integrovaného na čipu spolu s ostatními obvody. Nevýhodou těchto řešení je relativně velká plocha čipu potřebná pro realizaci interního kapacitoru.
Uvedené nevýhody odstraňuje zapojení obvodu pro regeneraci pulsů, vyznačující se tím, že výstup obvodu je tvořen prvním výstupem šestého dvouvýstupového negujícího hradla, jehož druhý výstup je připojen na vstup sedmého jednovýstupového negujícího hradla, jehož výstup je připojen na vstup druhého jednovýstupového negujícího hradla a na druhý výstup prvního dvouvýstupového negujícího hradla, přičemž jeho první výstup je připojen na vstup třetího dvouvýstupového negujícího hradla a na první výstup čtvrtého dvouvýstupového negujícího hradla, jehož vstup je připojen na výstup druhého jednovýstupového negujícího hradla a na druhý výstup třetího dvouvýstupového negujícího hradla, přičemž druhý výstup čtvrtého dvouvýstupového negujícího hradla je připojen na vstup pátého jednovýstupového negujícího hradla, jehož první výstup je připojen na vstup osmého jednovýstupového negujícího hradla, jehož výstup je připojen na vstup devátého jednovýstupového negujícího hradla, jehož výstup je připojen na vstup šestého dvouvýstupového negujícího hradla a na první výstup třetího dvouvýstupového negujícího hradla, přičemž vstup obvodu je tvořen vstupem prvního dvouvýstupového negujícího hradla.
Výhodou zapojení podle vynálezu je, že ke své činnosti nepotřebuje zvláštní kapacitor. Tím se odstraní nevýhoda existence zvláštního vývodu integrovaného obvodu pro externí součástku a zároveň plocha čipu potřebná pro realizací popisovaného obvodu může být velmi malá. Další výhodou zapojení podle vynálezu oproti jiným obdobným řešením je potlačení rušivých impulsů a současná regenerace tvaru a délky ostatních vstupních pulsů tak, že jejich minimální délka na výstupu je definována nastaveným zpožděním v obvodu a maximální délka je dána délkou trvání vstupního pulsu.
Příklad zapojení obvodu pro regeneraci pulsů je znázorněn na připojeném výkresu. Výstup obvodu 600 je tvořen prvním výstupem 61 šestého dvouvýstupového negujícího hradla jehož druhý výstup 62 je připojen na vstup 70 sedmého jednovýstupového negujícího hradla 2, jehož výstup 71 je připojen na vstup 20 druhého jednovýstupového negujícího hradla 2 a na druhý výstup 12·prvního dvouvýstupového negujícího hradla 2· První výstup 11 prvního hradla 2 je připojen na vstup 30 třetího dvouvýstupovéhQ negujícího hradla 3_ a na první výstup 22 čtvrtého dvouvýstupového negujícího hradla 4, jehož vstup 40 je připojen na výstup 21 druhého jednovýstupového negujícího hradla 2 a na druhý výstup 32 třetího dvouvýsttupového negujícího hradla 3. Druhý výstup 42 čtvrtého dvouvýstupového negujícího hradla 4 je připojen na vstup 50 pátého jednovýstupového negujícího hradla jehož první výstup 51 je připojen na vstup B0 osmého jednovýstupového negujícího hradla 2) jehož výstup Bl je připojen na vstup 90 devátého jednovýstupového negujícího hradla £. Výstup 91 devátého* negujícího hradla 2 je připojen na vstup 60 šestého dvouvýstupového negujícího hradla 6_ a na první výstup 31 třetího dvouvýstupového negujícího hradla J. Vstup obvodu 100 je tvořen vstupem 10 prvního dvouvýstupového negujícího hradla 2·
CS 273368 Bl
V případě realizace zapojení podle připojeného obr. pomocí jednovstupových, vícevstupových negujících hradel s otevřenými kolektory je v klidovém stavu na vstupu 100 obvodu úroveň-L, klopný obvod RS tvořený třetím a čtvrtým hradlem 3_ a 4 je překlopen tak, že výstup 31 třetího bradla 2 je ve stavu L a výstup 42 bradla ’£ je ve stavu H. Vstup 60 šestého hradla 6_ je tedy ve stavu L, výstup £00. obvodu je potom ve stavu H a vstup 20 druhého hradla 2 je ve stavu L. Přejde-li nyní vstup 100 obvodu do stavu H, překlopí se klopný obvod RS tak, že výstup 31 třetího hradla 3. přejde do stavu H. Potvrdí-li čtvrté hradlo 4 svým výstupem 41 stav třetího hradla 3_, změní se výstup 600 obvodu v důsledku montážního součinu výstupů 91 devátého hradla 9 a 31 třetího hradla 3. na úroveň L. Tato úroveň L se neguje sedmým hradlem £, Změnil-li se již mezitím vstup 100 obvodu zpět na úroveň L, dojde v důsledku montážního součinu výstupů 12 prvního hradla 1, a výstupu 71 sedmého hradla T_ k překlopení RS klopného obvodu zpět do klidového stavu, a tím k návratu výstupu 600 do stavu H“. Trvá-li úroveň H na vstupu 100 obvodu i nadále, dojde k návratu celého obvodu do klidového stavu až po návratu vstupu 100 do úrovně L. Minimální délka trvání výstupního pulsu na výstupu 600 obvodu je tedy dána součtem zpoždění hradel 2, 4_, 5., 6_, J_, 2 a maximální délka trvání výstupního pulsu je dána délkou pulsu vstupního.
Typické použití obvodu podle vynálezu je v logických integrovaných obvodech, zejména v integrované injekční logice. Aplikací popisovaného zapojení je možno krátké pulsy způsobující nespolehlivou činnost zejména sekvenčních obvodů prodloužit na požadovanou délku, pulsy delší než je nastavená minimální délka zachovat a velmi krátké rušivé impulsy potlačit.
Claims (2)
- PŘEDMĚT VYNÁLE ZUU1. Zapojení obvodu pro regeneraci pulsů, vyznačující se tím, že výstup obvodu (600) je tvořen prvním výstupem (61) šestého dvouvýstupového negujícího hradla (6), jehož druhý výstup (62) je připojen na vstup (60) sedmého jednovýstupového negujícího hradla (7), jehož výstup (71) je připojen na vstup (20) druhého jednovýstupového negujícího hradla (2) a na druhý výstup (12) prvního dvouvýstupového negujícího hradla (1), přičemž jeho první výstup (11) je připojen na vstup (30) třetího dvouvýstupového negujícího hradla (3) a na první výstup (41) čtvrtého dvouvýstupového negujícího hradla (4), jehož vstup (40) je připojen na výstup (21) druhého jednovýstupového negujícího hradla (2) a na druhý výstup (32) třetího dvouvýstupového negujícího hradla (3), přičemž druhý výstup (42) čtvrtého dvouvýstupového negujícího hradla (4) je připojen na vstup (50) pátého jednovýstupového negujícího hradla (5), jehož první výstup (51) je připojen na vstup (80) osmého jednovýstupového negujícího hradla (8), jehož výstup (81) je připojen na vstup (90) devátého jednovýstupového negujícího hradla (9), jehož výstup (91) je připojen na vstup (60) šestého dvouvýstupového negujícího hradla (6) a na první výstup (31) třetího dvouvýstupového negujícího hradla (3), přičemž vstup obvodu (100) je tvořen vstupem (10) prvního dvouvýstupového negujícího hradla (1).<
- 2. Zapojeni obvodu pro regeneraci pulsů podle bodu 1, vyznačující se tím, že mezi druhý výstup (62) šestého dvouvýstupového negujícího hradla (6) a vstup (70) sedmého jednovýstupovébo negujícího hradla (7) je zapojena neinvertující zpožďovací linka sestávající ze sériově zapojených jednovýstupových negujících hradel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS450788A CS273368B1 (en) | 1988-06-27 | 1988-06-27 | Circuit connection for pulses regeneration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS450788A CS273368B1 (en) | 1988-06-27 | 1988-06-27 | Circuit connection for pulses regeneration |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS450788A1 CS450788A1 (en) | 1990-07-12 |
| CS273368B1 true CS273368B1 (en) | 1991-03-12 |
Family
ID=5387971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS450788A CS273368B1 (en) | 1988-06-27 | 1988-06-27 | Circuit connection for pulses regeneration |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS273368B1 (cs) |
-
1988
- 1988-06-27 CS CS450788A patent/CS273368B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS450788A1 (en) | 1990-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5264738A (en) | Flip-flop circuit having transfer gate delay | |
| US7492203B2 (en) | High speed flip-flops and complex gates using the same | |
| JP3245012B2 (ja) | セルフ・リセット論理回路 | |
| US5250852A (en) | Circuitry and method for latching a logic state | |
| KR900001131A (ko) | 반도체 집적회로의 출력회로 | |
| DE3687407D1 (de) | Logische schaltung mit zusammengeschalteten mehrtorflip-flops. | |
| JPH07202686A (ja) | パルス発生器 | |
| US5124573A (en) | Adjustable clock chopper/expander circuit | |
| EP0237898B1 (en) | Semiconductor large scale integrated circuit with noise cut circuit | |
| US5767718A (en) | High speed conditional synchronous one shot circuit | |
| KR890010922A (ko) | Dc 테스트 기능을 갖춘 반도체 집적회로 | |
| CS273368B1 (en) | Circuit connection for pulses regeneration | |
| EP0147103B1 (en) | Mos implementation of shift register latch | |
| US5638018A (en) | P-type flip-flop | |
| JPH0132531B2 (cs) | ||
| JPS5932897B2 (ja) | 集積回路 | |
| JPH0254615A (ja) | 出力バッファ回路 | |
| KR940008285B1 (ko) | 최소의 잡음을 가지는 데이타출력 드라이버 | |
| KR930010940B1 (ko) | 입력인지 회로 | |
| JPS59224915A (ja) | デ−タラツチ回路 | |
| JP2644368B2 (ja) | 入力信号バッファ回路 | |
| JPH04130816A (ja) | フリップフロップ回路 | |
| US20050076275A1 (en) | Integraged circuit and method for testing the integrated circuit | |
| JPS59169221A (ja) | フリツプフロツプ回路 | |
| JPS60100820A (ja) | 単安定マルチバイブレ−タ |