CS248526B1 - Zařízení pro fázování synchronních strojů k energetické síti - Google Patents

Abstract

Vynález se týká zařízení pro fázování synchronních strojů k energetické síti. Podstata vynálezu spočívá v tom, že výstup druhého členu vyhodnocující nulový signál je připojen jednak přes první člen logického součinu, grvní člen vyhodnocující signál a první clen s nastavitelnou necitlivosti k výstupu součtového členu a jednak přes první člen logického součinu, první logický invertor a paměťový logicky obvod na čtvrtý člen logického součinu. Výstup grvního členu logického součinu je rovněž připojen na druhý člen logického součinu, jehož první vstup je spojen s fázovačem a třetím členem logického součinu. Výstup druhého členu logického součinu je spojen s prvým vstupem čtvrtého členu logického součinu, jehož výstup je výstupem zapojení. Vynález je plně charakterizován přiloženým obrázkem.

Description

Vynález se týká zařízení pro fázování synchronních strojů k energetické síti·

Až dosud se k fázování synchronních strojů k energetické síti používalo jedné nebo dvou shodných fázovacích souprav, kteřé vyhodnocovaly optimální podmínky pro vyslání impulsu k připojení synchronního stroje k energetické síti· Použití dvou fázovacích souprav sleduje zvýšení spolehlivosti systému za cenu zdvojnásobení nákladů na zařízení. Další nevýhodou použití dvou fázovacích souprav je nutnost přesně - shodného nastavení parametrů obou souprav, případně nutnost zařazení korekčního obvodu, který rozdílnosti v nastavení kompenzuje. Naproti tomu použití jedné fázovací soupravy je jednoduché, levnější, ovšem má nevýhodu ve vyšší pravděpodobnosti selhání fázovače, což může mít za následek havárii synchronního stroje. To je významné' zejména při použití u synchronních strojů velkých výkonů.

Uvedené nevýhody odstraňuje zařízení pro fázování synchronních strojů k energetické síti podle vynálezu, jehož podstata spočívá v tom, že výstup druhého členu vyhodnocujícího nulový signál je spojen s druhým vstupem prvního členu logického součinu, jehož první vstup je spojen s výstupem prvního členu vyhodnocujícího nulový signál, jehož vstup je spojen

248 S28 s výstupem prvního členu s nastavitelnou necitlivostí, jehož vstup je spojen s výstupem součtového členu· Výstup prvního členu logického součinu je připojen na vstup prvního logického invertoru a na druhý vstup druhého členu logického součinu, na jehož první vstup je připojen výstup fázovače a první vstup třetího Členu logického součinu, jehož druhý vstup je spojen s výstupem prvního logického invertoru a jehož výstup je připojen na vstup paměťového logického obvodu, jehož výstup je připojen na vstup druhého logického invertoru, jehož výstup je připojen na druhý vstup čtvrtého členu logického součinu, jehož první vstup je připojen na výstup druhého členu logického součinu, jehož výstup je výstupem zařízení.

Výhodou navrhovaného řešení je spojení výhodných vlastností obou dříve používaných řešení. Vlastní fázovač je doplněn jednoduchým kontrolním obvodem, jehož výstupním signálem je podmíněno vybavení výstupního impulsu z fázovače.

Funkce fázovací soupravy je tedy zdvojena, i když ekonomické náklady se jen nepatrně zvětšily. Navíc struktura kontrolního v

obvodu umožňuje velmi jednoduché sladění jeho nastavených parametrů pro fázování s parametry vlastního fázovače.

Praktické provedení zařízení pro fázování synchronních strojů k energetické síti^podle vynálezu je v blokovém zapojení znázorněno na přiloženém obrázku.'

Zařízení podle vynálezu sestává z fázovače., obvodu vyhodnocení fázového posuvu, derivačního obvodu, součtového členu, prvního členu s nastavitelnou necitlivostí, prvního členu vyhodnocujícího nulový signál, druhého členu s nastavitelnou necitlivostí, druhého členu vyhodnocujícího nulový signál, prvního, druhého, třetího a čtvrtého členu logického součinu, prvního a druhého logického invertoru a paměťového logického obvodu. První svorka 16 je spojena se vstupem 1_O1 fázovače 1 a vstupem 2ol obvodu 2 vyhodnocení fázového posuvu. Druhá svorka 17 je spojena se vstupem 1.2 fázovače 1 a vstupem 2.2 obvodu 2 vyhodnocení fázového posuvu. Výstup 2 »3

- 3 248 526 obvodu 2 vyhodnocení fázového posuvu je připojen na první vstup 4»1 součtového členu 4 a na vstup 3>1 derivačního obvodu 3, jehož výstup 3 »2 je spojen jednak s druhým vstupem 4*2 součtového členu 4 a vstupem 7.1 druhého členu 7 s nastavitelnou necitlivostí, jehož výstup 7»2 je spojen se vstupem 8.1 druhého členu 8 vyhodnocujícího nulový signál, jehož výstup 8.2 je spojen s druhým vstupem 9»2 prvního členu 9 logického součinu, jehož první vstup 9*1 je spojen s výstupem 6»2 prvního členu 6 vyhodnocujícího nulový signál, jehož vstup 6<»I je spojen s výstupem 5»2 prvního členu 2 ³ nastavitelnou necitlivostí, jehož vstup 5»1 je spojen s výstupem 4»3 součtového členu 4» Výstup 9.3 prvního členu 9 logického součinu je připojen na vstup 13»! prvního logického invertoru 13 a na druhý vstup 10»2 druhého členu 10 logického součinu, na jehož první vstup 10o1 je připojen výstup 1.3 fázovače _1 a první vstup 11.1 třetího členu 11 logického součinu, jehož druhý vstup 11»2 je spojen s výstupem 13»2 prvního logického invertoru 13 a jehož výstup 11»3 je připojen na vstup 15»! paměťového logického obvodu 15, jehož výstup 15»2 je připojen na vstup 14.1 druhého logického invertoru 14, jehož výstup 14.2 je připojen na druhý .vstup 12.2 čtvrtého členu 12 logického součinu, jehož první vstup 12.1 je připojen na výstup 10o3 druhého členu 10 logického součinu a jehož výstup 12.3 je výstupem zařízení.

Obvod 2 vyhodnocení fázového posuvu obsahuje invertor 2.4, jehož vstup je vyveden na svorku 2.2 obvodu 2 vyhodnocení fázového posuvu a jehož výstup je připojen na druhý vstup obvodu 2.5 logického součinu s tvarovačem, jehož druhý vstup je vyveden na svorku 2.1 obvodu 2 vyhodnocení fázového posuvu a jehož výstup je spojen s odporem 2₀6, jehož druhý konec je jednak vyveden na svorku 2.3 obvodu 2 vyhodnocení fázového posuvu a jednak spojen s jedním koncem kondenzátoru 2>7, jehož druhý konec je spojen s nulovým potenciálem. Paměťový logický obvod 15 obsahuje klopný obvod 15.3 typu D, jehož hodinový vstup 15.8 je připojen na svorku 15>1 paměťového logického obvodu 15 a jehož D vstup 15*7 je spojen se třetí svorkou 15.6,

- 4 248 528 na které je kladné napájecí napětí +U₃a s jedním koncem odporu 15*4, jehož druhý konec je spojen s nulovacím vstupem 15·9 klopného obvodu 15«3 typu D a jedním koncem kondenzátoru 15*5. jehož druhý konec je spojen s nulovým potenciálem. Výstup 15*10 klopného ob.vodu 15>3 typu D je vyveden na svorku 15 »2 paměťového logického obvodu 15.

Zařízení pracuje následujícím způsobem: Fázovač 1 vyhodnocuje fázový posuv mezi napětím synchronního stroje přivedeným na první svorku 16 a napětím energetické sítě přivedeným na druhou svorku 12, jejich rozdílovou frekvenci a hodnotu rozdílu jejich velikostí. V případě, že všechny tyto veličiny jsou v nastavených mezích, vytvoří se na výstupu 1»3 fázovača X impuls konstantní délky» Tento impuls má určitý čašový předstih před okamžikem nulového fázového posuvu. Tímto předstihem, který je závislý na rozdílové frekvenci, se kompenzuje zpoždění elektromechanických spínacích prvků». Kontrolní obvod, který zahrnuje bloky 2 až 15 a kterým je frekvence fázovače 1 zdvojena, vyhodnocuje rovněž fázový posuv mezi napětím synchronního stroje a energetické sítě v obvodu 2 vyhodnocení fázového posuvu a velikost skluzové frekvence v derivačním obvodu 3. Na rozdíl od fázovače však není vyhodnocován impuls konstantní délky v okamžiku vhodném pro ideální fázování', ale zařazením prvního členu s nastavitelnou necitlivostí' vyhodnotí následující první člen 6 vyhodnocující nulový signál úhlové pásmo kolem tohoto ideálního stavu· Jeho šířka je nastavitelná. Je-li navíc splněna podmínka, že skluz je menší než nastavená mez necitlivosti v druhém členu % ^s nastavitelnou necitlivostí vytvoří se na výstupu prvního členu £ logického součinu stejný impuls jako na výstupu prvního členu £ vyhodnocujícího nulový signál. Jestliže se impuls na výstupu 1»3 fázovače 1 vybaví až v průběhu trvání impulsu na výstupu 9*3 prvního členu £ logického součinu, znamená.to, že funkce fázovače 1 je správná a jeho výstupní impuls se přenese přes druhý člen 10 logického součinu a Čtvrtý člen 12 logického součinu na výstup zařízení· Jestliže se ale na výstupu 1»3 fázovače 1 objeví impuls dříve

- 5 248 526 než na výstupu 9o3 prvního členu % logického součinu, vybaví se impuls také na výstupu 11,3 třetího členu 11 logického součinu v

a zaznamená ho do pamětového logického obvodu 15, který je tvořen klopným obvodem typu D. Logická úroveň H na výstupu 15>2 pamětového logického obvodu 15 je negována druhým logickým invertorem 14 a blokuje čtvrtý člen 12 logického součinuo Jestliže tedy impuls na výstupu 9»3 prvního členu 9 logického součinu vznikne později než na výstupu 1,3 fázovače 1, výstupní impuls na výstupu 12.3 čtvrtého členu 12 logického součinu se nevybaví o Zapojení nulovacího vstupu 15.9 v parnětovém obvodu slouží pro základní nastavení klopného obvodu 15,3 typu D při připojení napájecího napětí.

Zařízení podle vynálezu se používá pro fázování synchronních strojů k energetické síti a je možno ho použít i pro fázování dvou sítových okruhů navzájem.

Claims (1)

1. Zařízení pro fázování synchronních strojů k energetické síti sestávající z obvodu vyhodnocení fázového posuvu, derivačního obvodu, součtového členu, prvního a druhého členu s nastavitelnou necitlivostí, prvního a druhého Členu vyhodnocujícího nulový signál, prvního, druhého, třetího a čtvrtého členu logického součinu, prvního a druhého logického invertoru, pamětového logického obvodu a fázovače, jehož první vstup je spojen s prvním vstupem celého zařízení a s prvním vstupem obvodu vyhodnocení fázového posuvu a jehož druhý vstup je spojen s druhým vstupem celého zařízení a s druhým vstupem obvodu vyhodnocení fázového posuvu, jehož výstup je spojen s prvním i

   vstupem součtového členu a se vstupem derivačního obvodu, jehož výstup je spojen s druhým vstupem součtového členu a se vstupem druhého členu s nastavitelnou necitlivostí', jehož výstup je spojen se vstupem druhého členu vyhodnocujícího nulový signál, vyznačené tím, že výstup (8.2) druhého členu (8) vyhodnocujícího prvního členu (6) vyhodnocujícího nulový signál, jehož vstup (6.1) je spojen s výstupem (5*2). prvního členu (5) s nastavítelnou necitlivostí, jehož vstup (5.1)/ je spojen s výstupem (4.3) součtového členu (4), přičemž výstup (9.3) prvního členu (95’ logického součinu je připojen na vstup (13.15 prvního logického invertoru (13) a na druhý vstup (10.2) druhého členu (10) logického součinu, na jehož první vstup (10.1) je připojen výstup (1.3) fázovače (1) a první vstup (11.1) třetího členu (11) logického součinu, jehož druhý vstup ¢11.2} je spojen s výstupem (13.2) prvního logického invertoru (13) a jehož výstup (11.3) je připojen na vstup (15.1) pamětového logického obvodu (15), jehož výstup (15*2) je připojen na vstup (14.1) druhého logického invertoru (14), jehož výstup (14*2) je připojen na druhý vstup (12,2) čtvrtého členu (12) logického součinu, jehož první

   248 526 vstup (12.1} je připojen na výstup (10.3) druhého členu (10)) logického součinu a jehož výstup (12.3) je výstupem zařízení.