CS238951B1 - Generátor n-bitového pseudonáhodného kódu - Google Patents

Abstract

Sešení se týká oboru generování logických signálů s možností nastavení pravděpodobnosti pseudonáhodného signálu. Předmět vynálezu řeší problém snížení součástkové náročnosti pro generátory n-bitového slova. Podstata vynálezu spočívá v tom, že v časově multiplexním režimu je pseudonáhodný signál generátoru po předem určené modifikaci zapisován postupně do n-bitového registru a tím je vytvořen požadovaný signál. Vynálezu lze využít při konstrukci testerů, zvláště servisního typu.

Description

(54)

Generátor n-bitového pseudonáhodného kódu

Sešení se týká oboru generování logických signálů s možností nastavení pravděpodobnosti pseudonáhodného signálu. Předmět vynálezu řeší problém snížení součástkové náročnosti pro generátory n-bitového slova.

Podstata vynálezu spočívá v tom, že v časově multiplexním režimu je pseudonáhodný signál generátoru po předem určené modifikaci zapisován postupně do n-bitového registru a tím je vytvořen požadovaný signál.

Vynálezu lze využít při konstrukci testerů, zvláště servisního typu.

238 951

238 951 (Bl) (51) Int. Cl.¹

II 03 K 19/00 •a

238 951

Vynález se týká generování sekvence pseudonéhodných slov, které využívají ke stimulaci číslicových obvodů.

Dosavadní pseudonáhodné generátory n-bitových slov o délce sekvence 2^m kroků jsou vytvářeny převážně dvěma způsoby.

První způsob je pomocí registrů s lineárními zpětnými vazbami, přičemž každý z registrů je m-bitový. Změna pravděpodobnosti signálu se provádí například změnami lineárních zpětných vazeb. Tento způsob získání pseudonáhodného kódu je jednoduchý, ovšem z hlediska počtu součástek velmi náročný.

Jiným způsobem je vytvoření generátoru pomocí registru, který má (m+n)bitů. N-bitový paralelní výstup je vytvořen kombinační logickou sítí. Tento způsob nění tak součástkově náročný jako předchozí, ale nelze jednoduchým způsobem měni·¹ pravděpodobnost výstupních logických signálů u jednotlivých výstupů.

Výše uvedené nevýhody odstraňuje řešení dle vynálezu, jehož podstata spočívá v propojení sériového generátoru pseudonáhodného kódu o délce minimálně (2^m+n-1)bitů, modifikačního obvodu, kterým lze měnit pravděpodobnost výsky tu logické úrovně, demultiplexeru a n-bitové paměti. Výstupů z paměti se použije k buzení primárních vstupů testované sítě.

Technický pokrok je charakterizován tím, že generátor poskytuje možnost generování pseudonáhodného signálu, který připouští pouze jedinou změnu logického stavu na výstupech pamětí v daném časovém okamžiku. Tím se do značné míry

238 981 odstraňují hazardní stavy ve stimulované logické sítí, které mohou vznikat vlivem souběhu několika současně se měnících logických signálů. Další výhodou je široký rozsah možností změny pravděpodobností logického signálu, který umožňuje zlepšení diagnostického pokrytí testované logické sítě.

!

Na připojeném výkresu je znázorněno blokové schéma generátoru podle vynálezu.

Generátor pseudonáhodného kódu G generuje sériový pseudonáhodný kód synchronně s‘'hodinovým signálem, který je přiveden na synchronizační vstup J_. Délka generované sekvence je dána vztahem (2^m+n-1)bitů, kde m je počet požadovaných testovacích kroků a 2ⁿ je počet datových výstupů Z. Aby charakter sekvence generátoru byl pro každý testovací cykl shodný je na-nastavovací vstup £ připojen inicializační signál

Vybrané výstupy generátoru 01 až Or, jejichž počet je určen počtem požadovaných stupňů modifikace pravděpodobnosti signálu, jsou připojeny na vstupy I1 až Ir modifikátoru B. Logické zpracovaní signálů, které jsou na vstupech 11 až Iv, umožňuje měnit pravděpodobnost výstupního signálu 0¾ v závislosti na stavu řídících signálů, které jsou na řídících vstupech C1 až Ck. Výstup Ov je připojen na vstup'Iv n-bitového demultiplexeru D. Je-li zajištěna synchronizace signálů na adresových vstupech A1 až Ap demultiplexeru s hodinovým signálem generátoru G, lze přiřazovat na vstupy Y1 až Yn pamětových obvodů Pí až Pn logickou úroveň signálu Iv, která je do těchto obvodů zapisována.

Signálové výstupy Z1 až Zn tvoří vždy pro proběhnutí 2ⁿ hodinových impulzů pseudonáhodné slovo o šířce 2ⁿ bitů, přičemž těchto různých testovacích slov generátor vytváří 2^m-1.

Charakter sériových posloupností signálů na jednotlivých výstupech ZA až Zn je rovněž pseudonáhodný a pravděpodobnost tohoto signálu je určena stavem řídících vstupů C1 až Ck v okamžiku zápisu hodnoty signálu na vstupu Iv do jedné z pamětí Pn. Je-li zajištěna synchronnost stavů na vstupech

238 951

G1 až Ck se stavem adresových vstupů demultiplexeru AI až Ap a bude-li stav vstupů C1 až Ck závislý na stavu adresových vstupů demultiplexeru AI až Ap_t potom na výstupech Z1 až Zn můžeme získat posloupnosti signálů s různou pravděpodobností. Změna úrovně logického signálu může nastat v daném časovém okamžiku pouze na jediném z výstupů. Z1 až Zn.

Uvedené zapojení lze použít pro generování n-bitových pseudonáhodných sekvencí logických signálů a lze je použít ke stimulaci testovaných logických obvodů, například v testerech.

Claims (1)

1. PŘEDMĚT VYNÁLEZU

   238 951

   Generátor n-bitového pseudonáhodného kódu^vyznačený tím, že na synchronizační vstup (1) generátoru kódu (G) je připojen výstup generátoru hodinového signálu·a na nastavovací vstup (2) generátoru kódu (G) je připojen zdroj inicializačního signálu , přičemž výstupy (01 až Or) generátoru kódu (G) jsou přivedeny na datové vstupy (11 až Ir) modifikátoru pravděpodobnosti signálu (B), zatím co na řídící vstupy (Cl až Ck) modifikátoru pravděpodobnosti signálu (B) jsou připojeny zdroje řídících signálů, výstup (Ov) modifikátoru pravděpodobnosti signálu (B) je přiveden na vstup (Iv) n-bitového demultiplexeru (D), na adresové vstupy (A1 až Ap) n-bitového demultiplexeru (D) je připojena adresová sběrnice, přičemž datové výstupy (XI až Xn) n-bitového demultiplexeru jsou připojeny na jednotlivé datové vstupy(Y( až Yn) pamětových obvodů (P1 až Pn) a na signálových výstupech (Z1 až Zn) pamětových obvodů(P1 až Pn) je uloženo n-bitové slovo oseudonáhodného kódu.