CS232800B1 - Obvod pro zrychlení cyklu zpracovávajícího operandy po částech - Google Patents

Abstract

Obor vynálezu je výpočetní technika. Vynález řeší technický problém zkrácení a tím i zrychlení cyklu mikroinstrukcí provádějících zpracování operandů při provádění instrukcí, které pracují s operandy proměnných délek. Zapojení umožňuje zrychlení cyklu mikroinstrukcí tak, že dva operandy jsou čteny po větších částech a po menších částech zpracovány. Během cyklu, ve kterém jsou zpracovány operandy, je sledováno vyčerpání délek operandů předepsaných instrukcí a vyčerpáni zásob operandů, které jsou čteny z paměti po částech. V době, kdy není potřeba doplňovat načtené zásoby operandů, stačí pro zpracování jedné slabiky jediná mikroinstrukce. Možné obory uplatnění: výpočetní technika.

Description

Předmětem vynálezu je obvod pro zrychlení cyklu mikroinstrukcí pracující tak, že dva operandy jsou čteny po větších částech a po menších částech zpracovávány. Během vlastního zpracování operandů se provádějí ještě další činnosti, sleduje se vyčerpání předepsaných délek operandů a vyčerpání načtené zásoby operandů.

Dosavadní známá zapojení bud provádějí shora uvedené činnosti postupně, což je časově náročné, nebo pracují paralelně a automaticky, a to zase vede k vzrůstu nákladnosti na zařízení.

Tyto nevýhody odstraňuje obvod pro zrychlení cyklu zpracovávajícího operandy po částech dle vynálezu, který je uspořádán tak, že první výstup řadiče je připojen na první vstup čítače slabik prvního operandu, přičemž jeho druhý vstup je instrukčním vstupem obvodu a jeho výstup je spojen se vstupem obvodu nulovosti, jehož výstup je prvním vstupem testovacího obvodu, dále druhý výstup řadiče je spojen s prvním vstupem čítače slabik druhého operandu, přičemž jeho druhý vstup je instrukčním vstupem obvodu a jeho výstup je spojen se vstupem paměti přenosu, jejíž výstup je druhým vstupem testovacího obvodu, třetí výstup řadiče je připojen na první vstup čítače zásoby prvního operandu a přitom jeho druhý vstup je vstupem délky načteného prvního operandu a jeho výstup je spojen s třetím vstupem testovacího obvodu a také s prvním vstupem výběrového obvodu prvního operandu, na jehož druhý vstup je připojen výstup paměti prvního operandu a jeho výstup je spojen s druhým vstupem slabikové aritmeticko-logické jednotky, dále čtvrtý výstup řadiče je připojen na první vstup čítače zásoby druhého operandu, jehož druhý vstup je vstupem délky načteného druhého operandu a jehož výstup je spojen se čtvrtým vstupem testovacího obvodu a také s prvním vstupem výběrového obvodu druhého operandu, na jehož druhý vstup je připojen výstup paměti druhého operandu a jehož výstup je třetím vstupem slabikové aritmeticko-logické jednotky, přičemž na její první vstup je připojen pátý výstup řadiče a jejíž výstup je spojen se vstupem výstupního registru a dále výstup testovacího obvodu je spojen se vstupem adresového obvodu řídicí paměti a jeho výstup je připojen na vstup řídicí paměti, jejíž výstup je spojen se vstupem řadiče.

Výhody obvodu pro zrychlení cyklu podle vynálezu spočívají v tom, že v době, kdy není potřeba doplňovat načtené zásoby operandů stačí pro zpracování jedné slabiky jediná mikroinstrukce, do níž lze vložit i potřebné pomocné činnosti. Mikroprogramový cyklus pro zpracování běžných slabik se redukuje na jedinou, stále se opakující mikroinstrukci, což vede k podstatnému zkrácení doby provedení instrukce.

Jedno z možných provedení vynálezu je znázorněno na připojeném obrázku.

První výstup 41 řadiče 4 je připojen na první vstup čítače 5 slabik prvního operandu, jehož druhý vstup 1 je instrukčním vstupem obvodu a jeho výstup 51 je spojen se vstupem obvodu 9 nulovosti. Výstup 91 tohoto obvodu je prvním vstupem testovacího obvodu 11. Druhý výstup 42 řadiče 4 je spojen s prvním vstupem čítače 6 slabik druhého operandu. Jeho druhý vstup 1 je instrukčním vstupem obvodu a jeho výstup Bl je spojen se vstupem paměti 10 přenosu, je- \ jíž výstup 101 je druhým vstupem testovacího obvodu 11. Třetí výstup 43 řadiče 4 je připojen na první vstup čítače 7 zásoby prvního operandu, jehož druhý vstup 2 je vstupem délky načteného prvního operandu a jeho výstup 71 je spojen s třetím vstupem testovacího obvodu 11 a také s prvním vstupem výběrového obvodu 16 prvního operandu. Na druhý vstup výběrového obvodu 16 prvního operandu je připojen výstup 141 paměti 14 prvního operandu a jeho výstup 161 je spojen s druhým vstupem slabikové aritmeticko-logické jednotky 18. Čtvrtý výstup 44 řadiče 4 je připojen na první vstup čítače 8 zásoby druhého operandu, jehož druhý vstup 3 je vstupem délky načteného druhého operandu a jehož výstup 81 je spojen se čtvrtým vstupem testovacího obvodu 11 a také s prvním vstupem výběrového obvodu 17 druhého operandu. Na druhý vstup výběrového obvodu 17 druhého operandu je připojen výstup 151 paměti 15 druhého operandu a jeho výstup 171 je třetím vstupem slabikové aritmeticko-logické jednotky 18.

První vstup slabikové aritmeticko-logické jednotky 18 je spojen s pátým výstupem 45 řadiče 4 a její výstup 181 je spojen se vstupem výstupního registru 19. Výstup 111 testovacího obvodu 11 je spojen se vstupem adresového obvodu 12 řídicí paměti a jeho výstup 121 je připojen na vstup řídicí paměti 13, jejíž výstup 131 je spojen se vstupem řadiče 4.

Obvod podle vynálezu slouží v procesoru samočinného počítače k zkrácení a tím i k urychlení cyklu mikroinstrukcí, provádějících zpracování operandů při provádění instrukcí pracujících s operandy proměnných délek. Během cyklu, ve kterém jsou zpracovány operandy, je pomocí obvo- * du sledováno vyčerpáni délek operandů předepsaných instrukcí a vyčerpávání zásob operandů, které jsou čteny z paměti po částech.

Obvod pro zrychlení cyklu zpracovávajícího operandy po částech je řízen mikroprogramem uloženým v řídicí paměti 13.

Jádro mikroprogramu tvoří sled šestnácti mikroinstrukcí, z nichž každá odpovídá některé z kombinací vytvořených čtyřmi podmínkami:

1. Rozpoznání konce 1. operandu — čítač slabik 5 prvního operandu je roven nule.

2. Zjištění vyčerpání zásoby 1. operandu — čítač zásoby 7 prvního operandu = nula.

3. Rozpoznání konce 2. operandu — čítač slabik 6 druhého operandu přešel do stavu nula, to znamená „je přenos“.

4. Zjištění vyčerpání zásoby 2. operandu — čítač zásoby 8 druhého operandu = nula.

* Před započetím činnosti vlastního mikroprogramu zpracovávajícího operandy je do čítače 5 slabik prvního operandu uložena • hodnota délky prvního operandu z instrukce a do čítače 6 slabik druhého operandu inversní hodnota délky druhého operandu z instrukce. Do čítačů 7, 8 zásoby prvního a druhého operandu jsou uloženy hodnoty odpovídající počtu slabik operandů načtených do pamětí 14 a 15 prvního a druhého operandu. Při normální situaci není vyčerpán žádný z operandů ani načtená zásoba operandů, všechny čtyři podmínky jsou různé od nuly. Testovací obvod 11 přes adresový obvod 12 řídicí paměti vybírá stále výkonnou instrukci uloženou v řídicí paměti

13. Tato mikroinstrukce řídí zpracování operandů ve slabikové aritmeticko-logické jednotce 18 pomocí ovládacího pátého výstupu 45 řadiče a provádí čítání v čítačích 7, 8 zásoby operandů. Výběr aktuální dvojice slabik z pamětí 14 a 15 prvního a druhého operandu na vstupy slabikové aritmeticko-logické jednotky provádí výběrové obvody 18 a 17, které jsou řízeny čítači 7 a 8 zásoby jednotlivých operandů. Výsledek je uložen do výstupního registru 19, kde je k dispozici pro další zpracování.

Pokud dojde k situaci, že některá z testovaných podmínek nabude hodnoty nula, to jest dojde k vyčerpání některého z operandů nebo načtené zásoby některého z operandů, zajistí testovací obvod 11 přes adresový obvod řídicí paměti výběr takové mikroinstrukce, která buď způsobí načtení další zásoby operandů, nebo při vyčerpání delšího z operandů navodí závěr operace.

Využití vynálezu se předpokládá především v procesorech samočinných počítačů.

Claims (1)

1. PŘEĎME¹

   Obvod pro zrychlení cyklu zpracovávajícího operandy po částech vyznačující se tím, že první výstup (41) řadiče (4) je připojen na první vstup čítače (5) slabik prvního operandu, přičemž jeho druhý vstup (1) je instrukčním vstupem obvodu a jeho výstup (51) je spojen se vstupem obvodu (9) nulovosti, jehož výstup (91) je prvním vstupem testovacího obvodu (11), dále druhý výstup (42) řadiče (4) je spojen s prvním vstupem čítače (6) slabik druhého operandu, přičemž jeho druhý vstup (1) je instrukčním vstupem obvodu a jeho výstup (61) je spojen se vstupem paměti (10) přenosu, jejíž výstup (101) je druhým vstupem testovacího obvodu (11), třetí výstup (43) řadiče (4) je připojen na první vstup čítače (7) zásoby prvního operandu a přitom jeho druhý vstup (2) je vstupem délky načteného prvního operandu a jeho výstup (71) je spojen s třetím vstupem testovacího obvodu (11) a také s prvním vstupem výběrového obvodu (16) prvního operandu, na jehož druhý vstup je připojen výstup (141) vynalezu paměti (14) prvního operandu a jeho výstup (161) je spojen s druhým vstupem slabikové aritmeticko-logické jednotky (18), dále čtvrtý výstup (44) řadiče (4) je připojen na první vstup čítače (8) zásoby druhého operandu, jehož druhý vstup (3) je vstupem délky načteného druhého operandu a jehož výstup (81) je spojen se čtvrtým vstupem testovacího obvodu (11) a také s prvním vstupem výběrového obvodu (17) druhého operandu, na jehož druhý vstup je připojen výstup (151) paměti (15) druhého operandu a jehož výstup (171) je třetím vstupem slabikové aritmeticko-logické jednotky (18), přičemž na její první vstup je připojen pátý výstup (45) řadiče (4) a jejíž výstup (181) je spojen se vstupem výstupního registru (19) a dále výstup (111) testovacího obvodu (11) je spojen se vstupem adresového obvodu (12) řídicí paměti a jeho výstup (121) je připojen na vstup řídicí paměti (13), jejíž výstup (131) je spojen se vstupem řadiče (4).