CS232800B1

CS232800B1 - Batch processing operand's cyclus accelerating circuit

Info

Publication number: CS232800B1
Application number: CS837977A
Authority: CS
Inventors: Oldrich Jelinek; Petr Janda; Jiri Smid
Original assignee: Oldrich Jelinek; Petr Janda; Jiri Smid
Priority date: 1983-10-28
Filing date: 1983-10-28
Publication date: 1985-02-14
Also published as: CS797783A1

Abstract

Obor vynálezu je výpočetní technika. Vynález řeší technický problém zkrácení a tím i zrychlení cyklu mikroinstrukcí provádějících zpracování operandů při provádění instrukcí, které pracují s operandy proměnných délek. Zapojení umožňuje zrychlení cyklu mikroinstrukcí tak, že dva operandy jsou čteny po větších částech a po menších částech zpracovány. Během cyklu, ve kterém jsou zpracovány operandy, je sledováno vyčerpání délek operandů předepsaných instrukcí a vyčerpáni zásob operandů, které jsou čteny z paměti po částech. V době, kdy není potřeba doplňovat načtené zásoby operandů, stačí pro zpracování jedné slabiky jediná mikroinstrukce. Možné obory uplatnění: výpočetní technika.The field of the invention is computer technology. The invention solves the technical problem of shortening and thereby accelerating the cycle of microinstructions performing processing operands during execution instructions that work with operands variable lengths. The wiring allows the cycle of the microinstructions to be accelerated so that two operands are read larger parts and smaller parts processed. During the cycle they are in operands are processed, exhaustion is monitored length of operands of prescribed instructions and exhausting the stocks of operands that are read from memory in parts. When it is not need to add loaded operand stocks one is enough to handle one syllable mikroinstrukce. Possible fields of application: computer technology.

Description

Předmětem vynálezu je obvod pro zrychlení cyklu mikroinstrukcí pracující tak, že dva operandy jsou čteny po větších částech a po menších částech zpracovávány. Během vlastního zpracování operandů se provádějí ještě další činnosti, sleduje se vyčerpání předepsaných délek operandů a vyčerpání načtené zásoby operandů.An object of the invention is a circuit for accelerating the cycle of microinstructions operating such that two operands are read in larger portions and processed in smaller portions. During the actual processing of the operands, other activities are performed, the depletion of the prescribed operand lengths and the depletion of the loaded operand inventory are monitored.

Dosavadní známá zapojení bud provádějí shora uvedené činnosti postupně, což je časově náročné, nebo pracují paralelně a automaticky, a to zase vede k vzrůstu nákladnosti na zařízení.The prior art connections either carry out the above-mentioned activities sequentially, which is time-consuming, or work in parallel and automatically, which in turn leads to an increase in equipment cost.

Tyto nevýhody odstraňuje obvod pro zrychlení cyklu zpracovávajícího operandy po částech dle vynálezu, který je uspořádán tak, že první výstup řadiče je připojen na první vstup čítače slabik prvního operandu, přičemž jeho druhý vstup je instrukčním vstupem obvodu a jeho výstup je spojen se vstupem obvodu nulovosti, jehož výstup je prvním vstupem testovacího obvodu, dále druhý výstup řadiče je spojen s prvním vstupem čítače slabik druhého operandu, přičemž jeho druhý vstup je instrukčním vstupem obvodu a jeho výstup je spojen se vstupem paměti přenosu, jejíž výstup je druhým vstupem testovacího obvodu, třetí výstup řadiče je připojen na první vstup čítače zásoby prvního operandu a přitom jeho druhý vstup je vstupem délky načteného prvního operandu a jeho výstup je spojen s třetím vstupem testovacího obvodu a také s prvním vstupem výběrového obvodu prvního operandu, na jehož druhý vstup je připojen výstup paměti prvního operandu a jeho výstup je spojen s druhým vstupem slabikové aritmeticko-logické jednotky, dále čtvrtý výstup řadiče je připojen na první vstup čítače zásoby druhého operandu, jehož druhý vstup je vstupem délky načteného druhého operandu a jehož výstup je spojen se čtvrtým vstupem testovacího obvodu a také s prvním vstupem výběrového obvodu druhého operandu, na jehož druhý vstup je připojen výstup paměti druhého operandu a jehož výstup je třetím vstupem slabikové aritmeticko-logické jednotky, přičemž na její první vstup je připojen pátý výstup řadiče a jejíž výstup je spojen se vstupem výstupního registru a dále výstup testovacího obvodu je spojen se vstupem adresového obvodu řídicí paměti a jeho výstup je připojen na vstup řídicí paměti, jejíž výstup je spojen se vstupem řadiče.These disadvantages are overcome by the part-accelerating cycle of the operand processing according to the invention, arranged so that the first controller output is connected to the first input of the syllable counter of the first operand, its second input being an instruction input of the circuit and its output connected to the zero circuit input. whose output is the first input of the test circuit, the second output of the controller is connected to the first input of the syllable counter of the second operand, its second input is the instruction input of the circuit, and its output is connected to the controller output is connected to the first input of the first operand supply counter while its second input is the input length of the first operand read and its output is connected to the third test circuit input as well as the first input of the first operand selection circuit to which the second input is connected the output of the first operand memory and its output is connected to the second input of the syllable arithmetic-logic unit, the fourth output of the controller is connected to the first input of the second operand supply counter, whose second input is the input length of the loaded second operand. the second input of which the second operand memory output is connected and whose output is the third input of the syllable arithmetic-logic unit, the first input of which is the fifth controller output and the output of which is connected to the input the output register and the test circuit output is coupled to the control memory address circuit input and its output is connected to the control memory input whose output is coupled to the controller input.

Výhody obvodu pro zrychlení cyklu podle vynálezu spočívají v tom, že v době, kdy není potřeba doplňovat načtené zásoby operandů stačí pro zpracování jedné slabiky jediná mikroinstrukce, do níž lze vložit i potřebné pomocné činnosti. Mikroprogramový cyklus pro zpracování běžných slabik se redukuje na jedinou, stále se opakující mikroinstrukci, což vede k podstatnému zkrácení doby provedení instrukce.The advantages of the cycle acceleration circuit according to the invention are that, at a time when there is no need to replenish the loaded operand stock, a single microinstruction is sufficient to process one syllable into which the necessary auxiliary operations can be inserted. The microprogram cycle for processing conventional syllables is reduced to a single, continuously repeating microinstruction, resulting in a significant reduction in instruction execution time.

Jedno z možných provedení vynálezu je znázorněno na připojeném obrázku.One possible embodiment of the invention is shown in the attached figure.

První výstup 41 řadiče 4 je připojen na první vstup čítače 5 slabik prvního operandu, jehož druhý vstup 1 je instrukčním vstupem obvodu a jeho výstup 51 je spojen se vstupem obvodu 9 nulovosti. Výstup 91 tohoto obvodu je prvním vstupem testovacího obvodu 11. Druhý výstup 42 řadiče 4 je spojen s prvním vstupem čítače 6 slabik druhého operandu. Jeho druhý vstup 1 je instrukčním vstupem obvodu a jeho výstup Bl je spojen se vstupem paměti 10 přenosu, je- \ jíž výstup 101 je druhým vstupem testovacího obvodu 11. Třetí výstup 43 řadiče 4 je připojen na první vstup čítače 7 zásoby prvního operandu, jehož druhý vstup 2 je vstupem délky načteného prvního operandu a jeho výstup 71 je spojen s třetím vstupem testovacího obvodu 11 a také s prvním vstupem výběrového obvodu 16 prvního operandu. Na druhý vstup výběrového obvodu 16 prvního operandu je připojen výstup 141 paměti 14 prvního operandu a jeho výstup 161 je spojen s druhým vstupem slabikové aritmeticko-logické jednotky 18. Čtvrtý výstup 44 řadiče 4 je připojen na první vstup čítače 8 zásoby druhého operandu, jehož druhý vstup 3 je vstupem délky načteného druhého operandu a jehož výstup 81 je spojen se čtvrtým vstupem testovacího obvodu 11 a také s prvním vstupem výběrového obvodu 17 druhého operandu. Na druhý vstup výběrového obvodu 17 druhého operandu je připojen výstup 151 paměti 15 druhého operandu a jeho výstup 171 je třetím vstupem slabikové aritmeticko-logické jednotky 18.The first output 41 of the controller 4 is connected to the first input of the syllable counter 5 of the first operand, the second input 1 of which is the instruction input of the circuit and its output 51 is connected to the input of the zero circuit 9. The output 91 of this circuit is the first input of the test circuit 11. The second output 42 of the controller 4 is coupled to the first input of the syllable counter 6 of the second operand. Its second input 1 is the instruction input of the circuit and its output B1 is connected to the input of the transfer memory 10, whose output 101 is the second input of the test circuit 11. The third output 43 of the controller 4 is connected to the first input of the counter 7 of the first operand. the second input 2 is the length input of the first operand read and its output 71 is connected to the third input of the test circuit 11 and also to the first input of the selection circuit 16 of the first operand. The output 141 of the first operand memory 14 is connected to the second input of the selector 16 of the first operand and its output 161 is connected to the second input of the syllable arithmetic-logic unit 18. The fourth output 44 of the controller 4 is connected to the first input of the counter 8 of the second operand. input 3 is an input length of the read second operand and whose output 81 is connected to the fourth input of the test circuit 11 and also to the first input of the selection circuit 17 of the second operand. The output 151 of the second operand memory 15 is connected to the second input of the second operand selection circuit 17 and its output 171 is the third input of the syllable arithmetic-logic unit 18.

První vstup slabikové aritmeticko-logické jednotky 18 je spojen s pátým výstupem 45 řadiče 4 a její výstup 181 je spojen se vstupem výstupního registru 19. Výstup 111 testovacího obvodu 11 je spojen se vstupem adresového obvodu 12 řídicí paměti a jeho výstup 121 je připojen na vstup řídicí paměti 13, jejíž výstup 131 je spojen se vstupem řadiče 4.The first input of the syllable arithmetic-logic unit 18 is coupled to the fifth output 45 of the controller 4 and its output 181 is coupled to the input of the output register 19. The output 111 of the test circuit 11 is coupled to the address circuit 12 of the control memory and its output 121 is connected a control memory 13 whose output 131 is connected to the input of the controller 4.

Obvod podle vynálezu slouží v procesoru samočinného počítače k zkrácení a tím i k urychlení cyklu mikroinstrukcí, provádějících zpracování operandů při provádění instrukcí pracujících s operandy proměnných délek. Během cyklu, ve kterém jsou zpracovány operandy, je pomocí obvo- * du sledováno vyčerpáni délek operandů předepsaných instrukcí a vyčerpávání zásob operandů, které jsou čteny z paměti po částech.The circuitry of the present invention serves to shorten, and thus accelerate, the cycle of microinstructions performing operand processing while executing instructions on variable length operands in the automatic computer processor. During the cycle in which the operands are processed, the circumference of the operand lengths of the prescribed instructions and the exhaustion of operand stocks that are read from memory in portions are monitored by means of the circuit.

Obvod pro zrychlení cyklu zpracovávajícího operandy po částech je řízen mikroprogramem uloženým v řídicí paměti 13.The circuit for accelerating the operand processing cycle in portions is controlled by a microprogram stored in control memory 13.

Jádro mikroprogramu tvoří sled šestnácti mikroinstrukcí, z nichž každá odpovídá některé z kombinací vytvořených čtyřmi podmínkami:The core of the microprogram is a sequence of sixteen microinstructions, each corresponding to some of the combinations created by four conditions:

1. Rozpoznání konce 1. operandu — čítač slabik 5 prvního operandu je roven nule.1. Recognition of the end of the 1st operand - the syllable counter 5 of the first operand is equal to zero.

2. Zjištění vyčerpání zásoby 1. operandu — čítač zásoby 7 prvního operandu = nula.2. Detection of the 1st operand stock depletion - the first operand stock counter 7 = zero.

3. Rozpoznání konce 2. operandu — čítač slabik 6 druhého operandu přešel do stavu nula, to znamená „je přenos“.3. Recognition of the end of the 2nd operand - the syllable counter 6 of the second operand went to the zero state, that is, "is transfer".

4. Zjištění vyčerpání zásoby 2. operandu — čítač zásoby 8 druhého operandu = nula.4. Detection of the 2nd operand stock depletion - second operand stock counter 8 = zero.

* Před započetím činnosti vlastního mikroprogramu zpracovávajícího operandy je do čítače 5 slabik prvního operandu uložena • hodnota délky prvního operandu z instrukce a do čítače 6 slabik druhého operandu inversní hodnota délky druhého operandu z instrukce. Do čítačů 7, 8 zásoby prvního a druhého operandu jsou uloženy hodnoty odpovídající počtu slabik operandů načtených do pamětí 14 a 15 prvního a druhého operandu. Při normální situaci není vyčerpán žádný z operandů ani načtená zásoba operandů, všechny čtyři podmínky jsou různé od nuly. Testovací obvod 11 přes adresový obvod 12 řídicí paměti vybírá stále výkonnou instrukci uloženou v řídicí paměti* Before the operation of the actual operand microprogram is started, the first operand syllable counter 5 stores the length of the first operand of the instruction and the second operand syllable counter 6 the inverse value of the second operand of the instruction. Values corresponding to the number of operand syllables loaded into the first and second operand memories 14 and 15 are stored in the first and second operand supply counters 7, 8. In normal situation, neither operand nor the loaded operand pool is exhausted, all four conditions being different from zero. The test circuit 11, through the address circuit 12 of the control memory, still selects the executive instruction stored in the control memory

13. Tato mikroinstrukce řídí zpracování operandů ve slabikové aritmeticko-logické jednotce 18 pomocí ovládacího pátého výstupu 45 řadiče a provádí čítání v čítačích 7, 8 zásoby operandů. Výběr aktuální dvojice slabik z pamětí 14 a 15 prvního a druhého operandu na vstupy slabikové aritmeticko-logické jednotky provádí výběrové obvody 18 a 17, které jsou řízeny čítači 7 a 8 zásoby jednotlivých operandů. Výsledek je uložen do výstupního registru 19, kde je k dispozici pro další zpracování.13. This microinstruction controls the processing of operands in the syllable arithmetic-logic unit 18 by means of the control fifth controller output 45 and performs the counting in the operand counter 7, 8. The selection of the current pair of syllables from the memories 14 and 15 of the first and second operands to the inputs of the syllable arithmetic-logic unit is performed by selection circuits 18 and 17, which are controlled by counters 7 and 8 of the stocks of the individual operands. The result is stored in the output register 19, where it is available for further processing.

Pokud dojde k situaci, že některá z testovaných podmínek nabude hodnoty nula, to jest dojde k vyčerpání některého z operandů nebo načtené zásoby některého z operandů, zajistí testovací obvod 11 přes adresový obvod řídicí paměti výběr takové mikroinstrukce, která buď způsobí načtení další zásoby operandů, nebo při vyčerpání delšího z operandů navodí závěr operace.If one of the conditions to be tested becomes zero, that is, one of the operands or the loaded stock of one of the operands has been exhausted, the test circuit 11 will select the microinstruction through the address memory of the control memory. or draws the end of the operation when the longer operand is exhausted.

Využití vynálezu se předpokládá především v procesorech samočinných počítačů.The use of the invention is envisaged primarily in automatic computer processors.

Claims

OVER ¹

A circuit for accelerating the operand processing cycle in portions, characterized in that the first output (41) of the controller (4) is connected to the first input of the syllable counter (5) of the first operand, its second input (1) being an instruction input of the circuit and its output ( 51) is connected to the input of the zero circuit (9) whose output (91) is the first input of the test circuit (11), the second output (42) of the controller (4) is connected to the first input of the second operand syllable counter (6); its second input (1) being the instruction input of the circuit and its output (61) being coupled to the input of the transfer memory (10), the output (101) of which is the second input of the test circuit (11); connected to the first input of the first operand supply counter (7), while its second input (2) is the input length of the first operand read and its output (71) is connected to the third input of the test circuit (11) and 16) a first operand, to which a second input is connected an output (141) of the inventive memory (14) of the first operand and its output (161) is connected to a second input of a syllable arithmetic-logic unit (18); 4) is connected to the first input of the second operand supply counter (8), the second input (3) of which is the input length of the read second operand and whose output (81) is connected to the fourth input of the test circuit (11) (17) a second operand, the second input of which is the output (151) of the memory (15) of the second operand, and whose output (171) is the third input of the syllable arithmetic-logic unit (18); (45) a controller (4), the output of which (181) is connected to the input of the output register (19), and the output (111) of the test circuit (11) is connected to the input address of the control circuit (12); ex connected to the input of the control memory (13), the output of which (131) is connected to the input of the controller (4).