CS232570B1 - Opravy ve vytištěných popisech vynálezů - Google Patents
Opravy ve vytištěných popisech vynálezů Download PDFInfo
- Publication number
- CS232570B1 CS232570B1 CS148681A CS148681A CS232570B1 CS 232570 B1 CS232570 B1 CS 232570B1 CS 148681 A CS148681 A CS 148681A CS 148681 A CS148681 A CS 148681A CS 232570 B1 CS232570 B1 CS 232570B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- flip
- decoder
- circuit
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
Vynález se týká zapojení řidiče pro připojení několika přídavných mikroprocesorových systémů k nadřazenému výpočetnímu nebo řídicímu systému. Zapojení zprostředkovává vzájemný styk procesorů v režimu přímého přístupu do paměti a k periferiím. Hlavní výhody zapojení spočívají v možnosti spojování mikroprocesorových systémů s různou organizací sběrnic, řazení několika systémů do prioritního řetězce a dále ve zrychlení styku a usnadnění obsluhy těchto systémů hlavním procesorem. Zapojení řidiče podle vynálezu najde uplatnění při budování víceprocesorových výpočetních a řídicích systémů.
Description
Vynález se týká zapojení řidiče pro připojení několika přídavných mikroprocesorových systémů k nadřazenému výpočetnímu nebo řídicímu systému. Zapojení zprostředkovává vzájemný styk procesorů v režimu přímého přístupu do paměti a k periferiím. Hlavní výhody zapojení spočívají v možnosti spojování mikroprocesorových systémů s různou organizací sběrnic, řazení několika systémů do prioritního řetězce a dále ve zrychlení styku a usnadnění obsluhy těchto systémů hlavním procesorem. Zapojení řidiče podle vynálezu najde uplatnění při budování víceprocesorových výpočetních a řídicích systémů.
Opravy ve vytištěných popisech vynálezů
V popise vynálezu k autorskému osvědčení č. 232 570 (PV 1486-81), nebyl vytištěn autor vynálezu.
Správně
KRAUS JIŘÍ ing., PRAHA
232 570
Vynález se týká zapojení řadiče pro víceprocesorové systémy, to jest pro připojení několika přídavných mikroprocesorových systémů k nadřazenému výpočetnímu nebo řídicímu systému.
Při výstavbě víceprocesorových systémů vznikají často pro blémy se vzájemným přizpůsobením jednotlivých systémů a jejich společným provozem, zvláště mají-li odlišnou organizaci sběrnic Některé syetémy používají pro připojení podřízených procesorů interfejsové obvody, což je způsob poměrně pomalý a navíc možností podřízených procesorů jsou značně omezené.
Výše uvedené nedostatky odstraňuje zapojení řadiče pro ví ceprocesorové systémy podle vynálezu, jehož podstatou je, že da tová sběrnice mikroprocesorového systému je připojena k oddělovacímu obvodu dat, adresní sběrnice mikroprocesorového systému je připojena k dekodéru a k oddělovacímu obvodu adres, řídicí sběrnice mikroprocesorového systému je připojena k dekodéru a přes převodník k oddělovacímu obvodu řídicích signálů, výstup pro řídicí signál mikroprocesorového systému je připojen na jeden vstup oddělovacího obvodu dat, přičemž další vstup dekodéru, spojený 8 jedním vstupem slučovacího obvodu, je určen pro vstupní signál požadavku přístupu k paměti, přičemž výstup slučovacího obvodu je určen pro výstupní signál požadavku přístupu k paměti, dále jeden výstup dekodéru je připojen na jeden vstup součinového hradla, jehož výstup je připojen na blokovací vstup — 2 —
232 570 mikroprocesorového systému a druhý výstup dekodéru je připojen na nastavovací vstup prvního klopného obvodu, jehož blokovací vstup je určen pro vnějěí uvolňovací signál a je též připojen na datový vstup druhého klopného obvodu, přičemž výstup prvního klopného obvodu je propojen na blokující vstupy druhého a třetího klopného obvodu a dále na druhý vstup slučovacího obvodu, přičemž výstup druhého klopného obvodu je připojen na ovládací vstupy oddělovacích obvodů a na datový vstup třetího klopného obvodu, jehož výstup je připojen na druhý ovládací vstup oddělovacího obvodu řídicích signálů a na datový vstup čtvrtého klopného obvodu, jehož blokovací vstup je určen pro vnější signál připravenosti dat a jehož výstup je připojen na druhý vstup součinového hradla, časovači výstup mikroprocesorového systému je připojen na hodinové vstupy druhého, třetího a čtvrtého klopného obvodu.
Zapojení podle vynálezu sprostředkovává vzájemný styk procesorů v režimu přiměno přístupu do paměti a k periferiím. Hlavní výhody zapojení spočívají v možnosti spojování mikroprocesorových systémů s různou organizací sběrnic, řazení několika systémů do prioritního řetězce a dále ve zrychlení styku a usnadnění obsluhy těchto systémů hlavním procesorem.
Vynález je v dalším podrobněji popsán s odketem na připojené výkresy, kde 0brol představuje blokové schéma zapojení řadiče a obr.2 značí řazení jednotlivých mikroprocesorových systémů do prioritního řetězce.
Datová sběrnice mikroprocesorového systému £ je připojena k oddělovacímu obvodu dat, adresní sběrnice mikroprocesorového systému 1 je připojena k dekodéru 2 a k oddělovacímu obvodu 10 adres, řídicí sběrnice mikroprocesorového systému 1 je připojena
- 5 232 570 k dekodéru 2 a přes převodník 8 k oddělovacímu obvodu 11 řídicích signálů, výstup Dl pro řídicí signál mikroprocesorového systému 1 je připojen na jeden vstup oddělovacího obvodu £ dat, přičemž další vstup dekodéru 2, spojený s jedním vstupem slučovacího obvodu 12, je určen pro vstupní signál HI požadavku přístupu k paměti, přičemž výstup HO slučovacího obvodu 12 je určen pro výstupní signál požadavku přístupu k paměti, dále jeden výstup dekodéru 2 je připojen na jeden vstup součinového hradla jehož výstup je připojen na blokovací vstup W mikroprocesorového systému 1 a druhý výstup dekodéru 2 je připojen na nastavovací vstup prvního klopného obvodu 2, jehož blokovací vstup je určen pro vnější uvolňovací signál HA a je též připojen na datový vstup drahého klopného obvodu £, přičemž výstup prvního klopného obvodu 2 Je pi^oje® na blokující vstupy druhého a třetího klopného obvodu £, 2 a ůále na druhý vstup slučovacího obvodu 12, přičemž výstup druhého klopného obvodu £ je připojen na ovládací vstupy oddělovacích obvodů 10, 11 a na datový vstup třetího klopného obvodu 2t jehož výstup je připojen na druhý ovládací vstup oddělovacího obvodu 11 řídicích signálů a na datový vstup čtvrtého klopného obvodu 6, jehož blokovací vstup je určen pro vnější signál R připravenosti dat a jehož výstup je připojen na druhý vstup součinového hradla £, časovači výstup T mikroprocesorového systému 1 je připojen na hodinové vstupy druhého, třetího a čtvrtého klopného obvodu £, 6./obr.1/.
Datová sběrnice D mikroprocesorového systému 1 je přes oddělovací obvod 2 úat připojena k datové sběrnici SD systému, adresní sběrnice A je přes oddělovací obvod 10 adres připojena k adresní sběrnici SA systému a řídicí sběrnice C mikroprocesorového systému 1 přes převodník 8, který ji přizpůsobuje organizaci
232 570 řídicí sběrnice nadřazeného systému, a přes oddělovací obvod 11 řídicích signálů k řídicí sběrnici SC nadřazeného systému.
Na jedem ovládací vstup oddělovacího obvodu 2 dat je přiveden řídicí signál z výstupu Dl, který určuje směr pohybu dat po datové sběrnici· Adresní a řídicí sběrnice jsou dále připojeny k dekodéru 2.» který vyhodnocuje, kdy mikroprocesorový systém 1
IV vstpuje do hlavní sběrnice. Jeden výstup dekodéru 2 je přes součinové hradlo X připojen na blokovací vstup W mikroprocesorového systému 1, který uvede mikroprocesor do režimu čekání. Druhý výstup dekodéru 2 je připojen na nastavovací vstup prvního klopného obvodu 2, H-® jehož blokovací vstup je připojen vstupní signál HA, který potvrzuje přijetí požadavku na vstup do hlavní sběrnice a je připojen též na datový vstup druhého klopného obvodu £. Výstup prvního klopného obvodu 2 je připojen na blokovací vstupy druhého a třetího klopného obvodu 4,5 a dále na jeden vstup slučovacího obvodu 12, na jehož druhý vstup je přiveden vstupní signál HI žádosti o vstup do hlavní sběrnice od jiného mikroprocesorového systému. Tento signál je připojen též na blokovací vstup dekodéru 2. Výstup HO slučovacího obvodu 12 je vyveden k hlavnímu procesoru jako žádost o vstup do hlavní sběrnice. Výstup druhého klopného obvodu £ je připojen na ovládací vstupy oddělovacích obvodů 2» 10. H 8 dále na datový vstup třetího klopného obvodu 2» jehož výstup je připojen na datový vstup čtvrtého klopného obvodu 6, a dále na druhý ovládací vstup oddělovacího obvodu 11 řídicích signálů, takže adresní a datová sběrnice a jednotlivé řídicí signály jsou uvolňovány v požadovaném pořadí. Na blokovací vstup čtvrtého klopného obvodu 6 je připojen vnější signál R připravenosti dat, který udává stav dat na hlavní sběrnici. Výstup čtvrtého klopného obvodu 6 je připojen
232 570
- 5 na druhý vstup součinového hradla £. Vnitřní taktovací signál z časovacího výstupu T mikroprocesorového systému 1 je rozveden na hodinové vstupy druhého, třetího a čtvrtého klopného obvodu ii 1 8 i·
Signály HI a HO mohou být použity k řazení jednotlivých mikroprocesorových systémů do prioritního řetězce, například podle obr.2. Výstup HO prvního systému 21 je spojen se vstupem HI druhého systému 22, jehož výstup HO je spojen se vstupem HI třetího systému 23* atd., až výstup HO n-tého systému N je spojen se vstupem HLD nadřazeného systému S, přičemž první systém 21 má nejyyšfií prioritu. Signály HA a R, které generuje nadřazený systém, jsou rozvedeny paralelně ke všem mikroprocesorovým systémům.
Zapojení řadiče podle vynálezu najde uplatnění při budová-λ ní víceprocesorových výpočetních a řídicích systémů.
232 570
Claims (2)
- PŘEDMĚT VYNÁLEZUZapojení řadiče pro víceprocesorové systémy vyznačující se tím, že datová sběrnice mikroprocesorového systému /1/ je připojena k oddělovacímu obvodů /9/ dat, adresní sběrnice mikroprocesorového systému /1/ je připojena k dekodéru /2/ a k oddělovacímu obvodu /10/ adres, řídicí sběrnice mikroprocesorového systému /1/ je připojeha k dekodéru /2/ a přes převodník /8/ k oddělovacímu -obvodu /11/ řídicích signálů, výstup /Dl/ pro řídicí signál mikroprocesorového systému /1/ je připojen na jeden vstup oddělovacího obvodu /9/ dat, přičemž další vstup dekodéru /2/, spojený s jedním vstupem slučovacího obvodu /12/, je určen pro vstupní signál /HI/ požadavku přístupu k paměti, přičemž výstup /HO/ slučovacího obvodu /12/ je určen pro výstupní signál požadavku přístupu k paměti, dále jeden výstup dekodéru /2/ je připojen na jeden vstup součinového hradla /7/, jehož výstup je \připojen na blokovací vstup /W/ mikroprocesorového systému /1/ a druhý výstup dekodéru /2/ je připojen na nastavovací vstup prvního klopného obvodu /3/, jehož blokovací vstup je určen pro vnější uvolňovací signál /HA/ a je též připojen na datový vstup druhého klopného obvodu /4/, přičemž výstup prvního klopného obvodu /3/ je propojen na blokující vstupy druhého a třetího klopného obvodu /4, 5/ a dále na druhý vstup slučovacího obvodu /12/, přičemž výstup druhého klopného obvodu /4/ je připojen na ©vládací vstupy oddělovacích obvodů /9> 10, 11/ a na datový vstup třetího klopného obvodu /5/, jehoi výstup je přípoje» na druhý ovládací vstup oddělovacího obvodu /11/ řídicích signálů a na datový vstup čtvrtého klopného obvodu /6/, jehož blokovací vstup je určen pro vnější signál /R/ připravenosti dat a jehož výstup je připojen na druhý vstup součinového232 570 hradla /7/, časovači výstup /T/ mikroprocesorového systému /1/ je připojen na hodinové vstupy druhého, třetího a čtvrtého klopného obvodu /4, 5» 6/.
- 2 výkresy
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS148681A CS232570B1 (cs) | 1981-03-02 | 1981-03-02 | Opravy ve vytištěných popisech vynálezů |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS148681A CS232570B1 (cs) | 1981-03-02 | 1981-03-02 | Opravy ve vytištěných popisech vynálezů |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS232570B1 true CS232570B1 (cs) | 1985-02-14 |
Family
ID=5349389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS148681A CS232570B1 (cs) | 1981-03-02 | 1981-03-02 | Opravy ve vytištěných popisech vynálezů |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS232570B1 (cs) |
-
1981
- 1981-03-02 CS CS148681A patent/CS232570B1/cs unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5006981A (en) | System bus expansion for coupling multimaster-capable multicomputer systems | |
| JPS5837585B2 (ja) | ケイサンキソウチ | |
| US4853847A (en) | Data processor with wait control allowing high speed access | |
| US5455912A (en) | High speed/low overhead bus arbitration apparatus and method for arbitrating a system bus | |
| CS232570B1 (cs) | Opravy ve vytištěných popisech vynálezů | |
| US5278803A (en) | Memory column address strobe buffer and synchronization and data latch interlock | |
| Bainbridge et al. | MARBLE: An asynchronous on-chip macrocell bus | |
| GB2206714A (en) | Multiprocessing architecture | |
| JPS59218532A (ja) | バス接続方式 | |
| Cantoni | A technique for interrupt distribution in a multiprocessor system | |
| KR930005478Y1 (ko) | 데이지-체인상의 버스 리퀘스트 회로 | |
| JPS63214866A (ja) | 共有バス制御回路 | |
| JPS619747A (ja) | バス制御装置 | |
| JPH0575140B2 (cs) | ||
| JPH11203253A (ja) | 共有資源排他アクセス制御方式 | |
| JPS6160162A (ja) | バス調停方式 | |
| JPS60116059A (ja) | バス制御方式 | |
| JP2976417B2 (ja) | マルチプロセッサシステム | |
| JPS62175851A (ja) | メモリ管理システム | |
| JPH06208541A (ja) | マルチタスクシステムにおけるバス制御装置 | |
| JPS62251829A (ja) | シンボリツク処理システムおよび方法 | |
| KR960018929A (ko) | 백플레인버스를 시분할방식으로 사용하기 위한 버스용 모듈 | |
| JPS63313258A (ja) | マイクロコンピユ−タシステム | |
| JPS63310035A (ja) | マイクロコンピユ−タ | |
| JPH01116742A (ja) | 共用メモリのアクセス順位制御回路 |