CS232292B1 - Mikroprocesorový řadič pro testery paměťových desek - Google Patents

Abstract

Vynález se týká oboru výpočetní techniky. Mikroprocesorovývřadič pro testery paměťových desek umožňuje řídit funkce testeru paměťových desek, případně i jiných zařízení. Obsahuje 6 Kbyte paměti EPROM a 2 Kbyte paměti RAM. Řadič spolupracuje s vnějšími vstupními a výstupními zařízeními pomocí 32bitové sběrnice, přičemž 24 bitů této sběrnice je obousměrných a 8 bitů je orientováno ve směru z řadiče do vnějších vstupních a výstupních zařízení. Diskrétnost změny směrů toků informace této 32bitové sběrnice je 8 bitů. Řadič zpracovává až 8 vnějších přerušení. Dále řadič umožňuje odpojit mikroprocesor řadiče a předat řízení vnitřních sběrnic řadiče nadřízenému počítači, přičemž nadřízený počítač plně nahrazuje činnost mikroprocesoru řadiče a v plném rozsahu využívá možnost přímého přístupu do paměti řadiče (DMA) a v plném rozsahu ovládá všechna vstupní a výstupní zařízení řadiče. Spolupráce řadiče s nadřízeným počítačem je umožněna i na větší vzdálenost. Lze jej použít všude tam, kde se žádá spolupráce řadiče s moduly pracujícími s dlouhým datovým slovem.

Description

Vynález se týká zapojení mikroprocesorového řadiče pro řízení testerů paměťových desek.

Dosud používané univerzální jednodeskové mikropočítače mají přesně specifikovanou funkci, možnosti jejich variabilnosti, například pomocí víceúčelových patic a propojek, jsou omezeny. Systémy, které jsou těmito mikropočítači ovládány, musí být navrhovány s ohledem na možnosti těchto mikropočítačů. Některé funkce požadované systémem u univerzálních jednodeskových mikropočítačů chybí, některé funkce naopak systém nevyužije a jsou tedy nadbytečné. Testery paměťových desek vzhledem k tomu, že pracují s několikabytovým datovým slovem a s několikabytovou adresou, potřebuji pro komunikaci s řadičem testeru paměťových desek nejméně 32bitovou vnitřní sběrnici. Pro 24 bitů této sběrnice platí požadavek obousměrného předávání dat, pro 8 bitů sloužících k adresaci modulů testeru paměťových desek se požaduje jednosměrné předávání dat. Ve směru od řadiče k modulům testeru paměťových desek je požadována značná zatížitelnost celé vnitřní sběrnice. Testery paměťových desek dále požadují možnost spolupráce s nadřízeným počítačem a to takovou formou, která umožňuje nadřízenému počítači plně nahradit funkci mikroprocesoru řadiče. Tedy nadřízený počítač testeru paměťových desek musí mít možnost v plném rozsahu komunikovat obousměrně s pamětí řadiče i se všemi jeho vstupními i výstupními obvody. Rovněž musí nadřízený počítač spolupracovat s obvody přerušení umístěnými v řadiči a musí mít možnost zpracovávat přerušení. Nadřízený počítač musí mít možnost vykonávat veškeré uvedené funkce na vzdálenost několika desítek metrů. Nevýhodou dostupných jednodeskových mikropočítačů je, že uvedené požadavky nesplňují.

Tyto nedostatky odstraňuje zapojení mikroprocesorového řadiče pro testery paměťových desek podle vynálezu, jehož podstata spočívá v tom, že adresová sběrnice a řídicí sběrnice bloku mikroprocesoru jsou připojeny do bloku zpoždění, na jehož výstup je připojen blok řízení předání sběrnic a blok mikroprocesoru, který je adresovou sběrnicí a řídicí sběrnicí připojen k bloku dekodéru pamětí pro uvolňování bloku paměti EPROM, paměti RAM a uzamykatelné paměti RAM, přičemž do bloku paměti RAM a uzamykatelné paměti RAM je připojen blok řízení RAM, který je propojen s řídicí sběrnicí, přičemž detové sběrnice je propojené s blokem paměti RAM a blokem uzamykatelné paměti RAM, přičemž s těmito bloky pamětí je propojena adresová sběrnice, zatímco výstupy bloků všech pamětí jsou propojeny s blokem budičů výstupů pamětí, který je propojen s datovou sběrnicí, která je spojena s blokem mikroprocesoru, který je propojen s blokem řízení vnitřní sběrnice, s blokem vnitřní sběrnice, s blokem vstupních a výstupních dekodérů a s blokem řízení předání sběrnic, přičemž blok řízení vnitřní sběrnice je připojen k bloku zpracování přerušení, dále sběrnicí s blokem vnitřní sběrnice pro obousměrně, případně jednosměrné připojení k vnitřní 32bitové sběrnici a dále blok řízení vnitřní sběrnice e blok vnitřní sběrnice jsou propojeny s adresovou, datovou a řídicí sběrnicí, přičemž pro generaci řídicích signálů je vnitřní bitová sběrnice spojena s blokem vstupních a výstupních dekodérů, který je připojen k řídicí sběrnici a adresové sběrnici a k bloku generace HOLD, dále k bloku přepínače přerušení a k bloku zpracování přerušení, který je obousměrně propojen s datovou sběrnicí a jehož výstup je připojen do bloku přepínače přerušení a bloku mikroprocesoru, přičemž jeden vstup tohoto bloku je napojen na blok mikroprocesoru, druhý vstup je připojen z bloku generace přerušení a ostatní vstupy jsou externí žádosti o přerušení, zatímco blok generace přerušení je připojen sběrnici k bloku vstupních a výstupních dekodérů a jeden vstup je externí žádost o přerušení, další vstup je vstup přesných hodin z bloku mikroprocesoru, přičemž blok přepínače přerušení je dvakrát propojen s blokem nadřízeného počítače, který je přes blok budičů adresové sběrnice, blok budičů datové sběrnice a blok budičů řídicí sběrnice propojen s adresovou sběrnicí, datovou sběrnicí a řídicí sběrnicí, přičemž s datovou sběrnicí je propojen obousměrně, přičemž blok budičů řídicí sběrnice je spojen s blokem řízení předání sběrnic, který je propojen s blokem budičů řídicí sběrnice, s blokem budičů datové sběrnice, s blokem budičů adresové sběrnice a s blokem vysílače XACK, který je propojen s blokem nadřízeného počítače připojeného sběrnicí k bloku generace HOLD, jehož další 3 vstupní signály jsou externí a výstup je připojen do bloku mikroprocesoru, do bloku přepínače přerušení, do bloku vysílače XACK a do bloku řízení předání sběrnic, do kterého jsou též připojeny přesné hodiny bloku mikroprocesoru a informace o stavu HOLD bloku mikroprocesoru.

Výhodou nového zapojení je možnost spolupráce řadiče s ostatními moduly testeru paměťových desek po 32 bitů dlouhé vnitřní sběrnici, kde 24 bitů předává data mezi řadičem a ostatními moduly testeru paměťových desek obousměrně a 8 bitů vysílá data z řadiče do modulů jednosměrně. Přednosti je i posíleni všech 32 bitů na zatížitelnost 30 vstupy TTL. Výhodná je možnost připojení nadřízeného počítače, který, je-li ve funkci, v plné míře může nahradit funkci mikroprocesoru a využít svého bohatého programového vybavení při obsluhování neobvyklých stavů. Další výhodou je možnost informovat nadřízený počítač o všech přerušeních pomocí pouze dvou signálů vedených do nadřízeného počítače. Výhodná je i možnost uchování Informace v paměti RAM v záskokovém režimu a možnost spolupráce řadiče s nadřízeným počítačem na větší vzdálenost. Výhodná je i jednoduchá generace vnitřního přerušení, které je generováno, neodpoví-li některý z modulů testeru paměťových desek řadiči předepsaným způsobem.

Příklad zapojení podle vynálezu je na připojeném výkresu představujícím blokové schéma zapojení řadiče testeru paměťových desek.

Adresová sběrnice S1. datová sběrnice S2 a řídicí sběrnice S3 jsou připojeny do bloku £ mikroprocesoru a bloku 12 vnitřní sběrnice, přičemž datová sběrnice S2 je připojena obousměrně. Déle jsou sběrnice S£, S2 e S3 připojeny do bloku £ řízení vnitřní sběrnice. Adresové sběrnice S1 a řídicí sběrnice S3 jsou připojeny do bloku £ zpoždění, odkud výstup signálu o nepřipravenosti paměti je připojen do bloku £ mikroprocesoru a do bloku 14 řízení předávání sběrnic. Adresové sběrnice S1 a řídicí sběrnice S3 jsou připojeny do bloku £ dekodéru pamětí. Odtud jsou uvolňovány jednotlivé bloky £, £ a 6. Výstupy dat z paměťových bloků i, 5 e 6 jsou připojeny do bloku 21 budičů výstupů. Z bloku 21 jsou výstupní data pamětí připojena na datovou sběrnici S£. Adresová sběrnice S1 je připojena do bloku £ paměti EPROM, adresová a datová sběrnice S1 a S2 jsou připojeny do bloků £, 6 paměti RAM a uzamykatelné paměti RAM.

Blok £ řízení RAM má na vstupech signály zápis do paměti připojeny ze sběrnice S3. signál o výpadku napájení a signál zákazu zápisu do uzamykatelné paměti RAM 6,. Z těchto signálů generuje blok £ řízení RAM výstupní zapisovací pulsy, které jsou připojeny do bloků £, 6 pamětí RAM. Z bloku 12 vnitřní sběrnice vystupují z řadiče tři obousměrné sběrnice a jedna jednosměrné sběrnice, které slouží vnitřní sběrnici 12 testeru paměťových desek.

Do bloku 13 vstupních a výstupních dekodérů jsou připojena data z adresové sběrnice S1 a řídicí sběrnice S3. V bloku 13 vstupních a výstupních dekodérů se z těchto dat generuje signál o zpracování přerušení mikroprocesorem £, který je připojen přes blok 11 přepínače přerušení do bloku 19 nadřízeného počítače. V bloku 13 vstupních a výstupních dekodérů je generován signál o povoleni spolupráce řadiče s nadřízeným počítačem 19. který je připojen do bloku 15 generace HOLD a signál připojený do bloku 8 zpracování přerušení, umožňující nadřízenému počítači 19 přímé čtení druhu přerušení z bloku 8 zpracování přerušení.

V bloku 13 vstupních a výstupních dekodérů jsou generovány i řídicí signály pro ovládání vnitřní sběrnice testeru paměťových desek a výkonné signály pro ovládání modulů testeru paměťových desek. Blok 8 zpracování přerušení generuje signál přerušení, který je připojen do bloku £ mikroprocesoru a bloku 11 přepínače přerušení. Do bloku 8 zpracování přerušeni jsou připojeny signály vnějších zařízení na přerušení a jeden požadavek na přerušení je generován v bloku 10 generace přerušení. Tento blok 10 generuje přerušení v případě odmítnutí spolupráce některého vybraného modulu testeru paměťových desek. Požadavek na toto přerušení je do bloku 10 generace přerušení zaveden z vnějšího zařízení. Do bloku 10 je připojen signál přesných hodinových pulsů, připojený z bloku £ mikroprocesoru a výstupní výkonné a řídicí signály z bloku 13 vstupních a výstupních zařízení.

Po datové sběrnici S2 blok £ mikroprocesoru zpracovává data o přerušení z bloku 8 zpracování přerušení. Po stejné sběrnici blok mikroprocesoru £ nahrává masku do bloku 8 zpracování přerušení. Výkonný sighál zápisu masky do bloku 8 zpracování přerušení je generován v bloku £ řízení vnitřní sběrnice. Dalšími výstupními signály bloku £ řízení vnitřní sběrnice jsou řídicí signály připojené do bloku 12 vnitřní sběrnice, sloužící k nastavení směrů předávání dat mezi řadičem a moduly testeru pamětových desek po vnitřní sběrnici.

Blok 11 přepínače přeruěení přepíná mezi sebou dvě výstupní přerušení, jež jsou přes vysílače vysílána do bloku 19 nadřízeného počítače. Výkonným povelem pro přepínání dvou druhůi přerušení je výstupní signál z bloku 15 generace HOLD, který je připojen do bloku JJ. přepínače přerušení.

Vstupní signály bloku 11 přepínače přerušení jsou dva přerušovací signály, které jsou připojeny z bloku 8 zpracování přerušení a z bloku vstupních a výstupních dekodérů 13.

Do bloku 14 řízení předání sběrnic jsou připojeny řídicí signály z bloku 19 nadřízeného počítače přes blok 16 budičů řídicí sběrnice. Řídicí signály z nadřízeného počítače 12 jsou na řídicí sběrnici S3 řadiče připojeny pouze v případě spolupráce nadřízeného počítače 19 s řadičem. Vstupními signály bloku 14 řízení předání sběrnic jsou signály o stavu HOLD vysílány z bloku J, mikroprocesoru, signál přesných hodinových pulsů vysílaný blokem 1 mikroprocesoru, signál požadavku na stav HOLD vysílaný blokem 15 generace HOLD a signál o nepřipravenosti paměti, vysílaný blokem 2 zpoždění. Výstupním signálem bloku 14 řízení předání sběrnic je signál, umožňující připojení bloku 19 nadřízeného počítače k sběrnicím SI. S2 a £2 vedený do bloků 18, 17. 16 budičů adresové, datové a řídicí sběrnice. Dalším výstupním signálem bloku 1£ řízení předání sběrnice je signál XACK, jenž je připojen přes blok 20 vysílače XACK do bloku 19 nadřízeného počítače. Do bloku 15 generace HOLD jsou připojeny adresové vstupy z bloku 19 nadřízeného počítače, jež jsou v bloku 15 generace HOLD porovnávány s vnějšími vstupy předvolby konkrétního testeru pamětových desek ke spolupráci s blokem 19 nadřízeného počítače.

Výstupním signálem bloku 15 generace HOLD je signál HOLD připojený do bloku 1 mikroprocesoru, bloku 14 řízení předání sběrnice, bloku 20 vysílače XACK a bloku 11 přepínače přerušení. Blok 17 budičů datové sběrnice obousměrně vysílá a přijímá data mezi datovou sběrnicí S2 a blokem 19 nadřízeného počítače. Blok 18 budičů adresové sběrnice přijímá adresy z bloku 19 nadřízeného počítače a připojuje je na adresovou sběrnici S1. Blok 16 budičů řídicí sběrnice přijímá řídicí signály z bloku 19 nadřízeného počítače a připojuje je na řídicí sběrnici S3. Signál počátečního nulování je připojen přes blok J. mikroprocesoru na blok 2 řízení vnitřní sběrnice, blok 12 vnitřní sběrnice, blok 13 vstupních a výstupních dekodérů a blok 14 řízení předání sběrnic.

K bloku 1 mikroprocesoru je připojen blok í paměti EPROM a bloky 2, 6 paměti RAM a uzamykatelná paměti RAM. Ke spolupráci řadiče s moduly testeru pamětových desek slouží 32bitová vnitřní sběrnice S32 testeru pamětových desek, posílená budiči sběrnice. Pro spolupráci mikroprocesoru i s pamětí a vstupními a výstupními obvody postačuje rozsah třinácti bitů adresové sběrnice AO ♦ AI 2. Tři adresy nadřízeného počítače například AI 3 ♦ A15 nejsou uvnitř řadiče použity a slouží bloku 19 nadřízeného počítači k výběru jedné z osmi jednotek testerů pamětových desek ke spolupráci. Spolupráce s blokem 19 nadřízeného počítače nastává při splnění dvou podmínek. První podmínka je navolení konkrétního testeru pamětových desek pomoci tři adresových bitů, druhou podmínkou je nutnost povolení spolupráce řadiče s blokem 19 nadřízeného počítače. Druhou podmínkou generuje řadič nezávisle. Po splnění obou podmínek je mikroprocesor řadiče uveden do stavu HOLD. Obvody řídicí předávání adresové, datové a řídicí sběrnice umožňují předávání těchto sběrnic bloku 19 nadřízeného počítače. Ze strany připojené k nadřízenému počítači je řadič ukončen vysílači, které úroveň signálů TTL převádějí na úrovně vhodné pro dálkový přenos a přijímači, které úrovně vhodné pro délkový přenos převádějí na úrovně TTL. Celkově řadič spolupracuje s nadřízeným počítačem pomocí 31 signálů. Jedná se o 16 adres, z nichž tři navolují konkrétní tester pamětových desek ke spolupráci, 8 datových signálů, 4 řídicí signály, 2 signály přerušení a jeden signál XACK. Signál XACK je vysílán z bloku 20 vysílače XACK do bloku 19 nadřízeného počítače a je základním signálem spolupráce mezi řadičem a blokem 19 nadřízeného počítače. Po vyslání adres, dat a řídicího signálu blokem 19 nadřízeného počítače do řadiče, informuje signál XACK blok nadřízeného počítače, že příkaz nadřízeného počítače 19 byl splněn. Na to nadřízený počítač 12 ruší příslušný řídicí příkaz. Po zrušení řídicího příkazu řadič ruší signál XACK.

232292'

Řadič lze využít pro řízení testeru paměťových desek. Lze ho též použít všude taip, kde se žádá spolupráce řadiče s moduly, pracujícími s dlouhým datovým slovem. Možnost'připojení nadřízeného počítače umožňuje těměř neomezeně rozšířit programové vybavení vlastního řadiče, a tím umožňuje obsloužení všech neobvyklých stavů včetně možnosti zobrazení a nulování výpisu těchto stavů, a to i při značné vzdálenosti nadřízeného počítače od řadiče.

Claims (1)

1. PŘEDMĚT VYNÁLEZU

   Mikroprocesorový řadič pro testery pamětových desek, vyznačený tím, že adresová sběrnice (S1) a řídicí sběrnice (S3) bloku (1) mikroprocesoru jsou připojeny do bloku zpoždění (2), na jehož výstup je připojen blok řízení předání sběrnic (14) a blok (1) mikroprocesoru, který je adresovou sběrnici (S1 ) a řídicí sběrnicí (S3) připojen k bloku dekodéru paměti (3) pro uvolňování bloku paměti EPROM (4), paměti RAM (5) a uzamykatelné paměti RAM (6), přičemž do bloku paměti RAM (5) a uzamykatelné paměti RAM (6) je připojen blok řízení RAM (7), který je propojen s řídicí sběrnicí (S3), přičemž datová sběrnice (S2) je propojena s blokem paměti RAM (5) a blokem uzamykatelné paměti RAM (6), přičemž s těmito bloky pamětí (5, 6) je propojena adresová sběrnice (Sí), zatímco výstupy bloků všech pamětí (4, 5, 6) jsou propojeny s blokem budičů výstupů pamětí (21), který je propojen s datovou sběrnicí (S2), která je spojena s blokem (1) mikroprocesoru, který je propojen s blokem (9) řízení vnitřní sběrnice, s blokem (12) vnitřní sběrnice, s blokem (13) vstupních a výstupních dekodérů a s blokem (14) řízení předání sběrnic, přičemž blok (9) řízení vnitřní sběrnice je připojen k bloku (8) zpracování přerušení, dále sběrnicí s blokem (12) vnitřní sběrnice pro obousměrné, případně jednosměrné připojení k vnitřní 32bitové sběrnici (S32) a dále blok (9) řízení vnitřní sběrnice a blok (12) vnitřní sběrnice jsou propojeny s adresovou, datovou a řídicí sběrnicí (S1, S2, S3), přičemž pro generaci řídicích signálů je vnitřní 32bitová sběrnice (S32) spojena s blokem (13) vstupních a výstupních dekodérů, který je připojen k řídicí sběrnici (S3) a adresové sběrnici (S1) a k bloku (15) generace HOLD, dále k bloku (11) přepínače přerušení a k bloku (8) zpracování přerušení, který je obousměrně propojen s datovou sběrnicí (S2) a jehož výstup je připojen do bloku (11) přepínače přerušení a bloku (1) mikroprocesoru, přičemž jeden vstup tohoto bloku (8) je napojen na blok (1) mikroprocesoru, druhý vstup je připojen z bloku (10) generace přerušení a ostatní vstupy jsou externí žádosti o přerušení, zatímco blok (10) generace přeruše ní je připojen sběrnicí k bloku (13) vstupních a výstupních dekodérů a jeden vstup je externí žádost o přerušení, další vstup je vstup přesných hodin z bloku (1) mikroprocesoru, přičemž blok (11) přepínače přerušení je dvakrát propojen s blokem (19) nadřízeného počítače, který je přes blok (18) budičů adresové sběrnice, blok (17) budičů datové sběrnice a blok (16) budičů řídicí sběrnice propojen s adresovou sběrnicí (S1), datovou sběrnicí (S2) a řídicí sběrnicí (S3), přičemž s datovou sběrnicí (S2) je propojen obousměrně, přičemž blok (16) budičů řídicí sběrnice je spojen s blokem (14) řízení předání sběrnic, který je propojen s blokem (16) budičů řídicí sběrnice, s blokem (17) budičů datové sběrnice, s blokem (18) budičů adresové sběrnice a s blokem (20) vysílače XACK, který je propojen s blokem (19) nadřízeného počítače připojeného sběrnicí k bloku (15) generace HOLD, jehož další 3 vstupní signály jsou externí a výstup je připojen do bloku (1) mikroprocesoru, do bloku (11) přepínače přerušení, do bloku (20) vysílače XACK a do bloku (14) řízení předání sběrnic, do kterého jsou též připojeny přesné hodiny bloku (1) mikroprocesoru a informace o stavu HOLD bloku (1) mikroprocesoru.