CS232292B1

CS232292B1 - Microprocessor controller for memory board testers

Info

Publication number: CS232292B1
Application number: CS835823A
Authority: CS
Inventors: Petr Zahradnicek
Original assignee: Petr Zahradnicek
Priority date: 1983-08-05
Filing date: 1983-08-05
Publication date: 1985-01-16
Also published as: CS582383A1

Abstract

Vynález se týká oboru výpočetní techniky. Mikroprocesorovývřadič pro testery paměťových desek umožňuje řídit funkce testeru paměťových desek, případně i jiných zařízení. Obsahuje 6 Kbyte paměti EPROM a 2 Kbyte paměti RAM. Řadič spolupracuje s vnějšími vstupními a výstupními zařízeními pomocí 32bitové sběrnice, přičemž 24 bitů této sběrnice je obousměrných a 8 bitů je orientováno ve směru z řadiče do vnějších vstupních a výstupních zařízení. Diskrétnost změny směrů toků informace této 32bitové sběrnice je 8 bitů. Řadič zpracovává až 8 vnějších přerušení. Dále řadič umožňuje odpojit mikroprocesor řadiče a předat řízení vnitřních sběrnic řadiče nadřízenému počítači, přičemž nadřízený počítač plně nahrazuje činnost mikroprocesoru řadiče a v plném rozsahu využívá možnost přímého přístupu do paměti řadiče (DMA) a v plném rozsahu ovládá všechna vstupní a výstupní zařízení řadiče. Spolupráce řadiče s nadřízeným počítačem je umožněna i na větší vzdálenost. Lze jej použít všude tam, kde se žádá spolupráce řadiče s moduly pracujícími s dlouhým datovým slovem.The invention relates to the field of computer technology. A microprocessor controller for memory board testers allows controlling the functions of a memory board tester, or possibly other devices. It contains 6 Kbytes of EPROM memory and 2 Kbytes of RAM memory. The controller cooperates with external input and output devices using a 32-bit bus, with 24 bits of this bus being bidirectional and 8 bits being oriented in the direction from the controller to external input and output devices. The discreteness of changing the directions of information flows of this 32-bit bus is 8 bits. The controller processes up to 8 external interrupts. Furthermore, the controller allows disconnecting the controller microprocessor and transferring control of the controller's internal buses to a master computer, with the master computer fully replacing the controller microprocessor's operation and fully utilizing the possibility of direct access to the controller's memory (DMA) and fully controlling all input and output devices of the controller. The controller can work with a master computer even over a longer distance. It can be used wherever the controller needs to work with modules that work with a long data word.

Description

Vynález se týká zapojení mikroprocesorového řadiče pro řízení testerů paměťových desek.The present invention relates to a microprocessor controller for controlling memory card testers.

Dosud používané univerzální jednodeskové mikropočítače mají přesně specifikovanou funkci, možnosti jejich variabilnosti, například pomocí víceúčelových patic a propojek, jsou omezeny. Systémy, které jsou těmito mikropočítači ovládány, musí být navrhovány s ohledem na možnosti těchto mikropočítačů. Některé funkce požadované systémem u univerzálních jednodeskových mikropočítačů chybí, některé funkce naopak systém nevyužije a jsou tedy nadbytečné. Testery paměťových desek vzhledem k tomu, že pracují s několikabytovým datovým slovem a s několikabytovou adresou, potřebuji pro komunikaci s řadičem testeru paměťových desek nejméně 32bitovou vnitřní sběrnici. Pro 24 bitů této sběrnice platí požadavek obousměrného předávání dat, pro 8 bitů sloužících k adresaci modulů testeru paměťových desek se požaduje jednosměrné předávání dat. Ve směru od řadiče k modulům testeru paměťových desek je požadována značná zatížitelnost celé vnitřní sběrnice. Testery paměťových desek dále požadují možnost spolupráce s nadřízeným počítačem a to takovou formou, která umožňuje nadřízenému počítači plně nahradit funkci mikroprocesoru řadiče. Tedy nadřízený počítač testeru paměťových desek musí mít možnost v plném rozsahu komunikovat obousměrně s pamětí řadiče i se všemi jeho vstupními i výstupními obvody. Rovněž musí nadřízený počítač spolupracovat s obvody přerušení umístěnými v řadiči a musí mít možnost zpracovávat přerušení. Nadřízený počítač musí mít možnost vykonávat veškeré uvedené funkce na vzdálenost několika desítek metrů. Nevýhodou dostupných jednodeskových mikropočítačů je, že uvedené požadavky nesplňují.The universal single board microcomputers used so far have a precisely specified function, the possibilities of their variability, for example by means of multipurpose sockets and jumpers, are limited. Systems which are controlled by these microcomputers must be designed taking into account the capabilities of these microcomputers. Some functions required by the system are missing from universal single-board microcomputers, while some functions are not used by the system and are therefore redundant. Memory board testers, because they work with a multibyte data word and a multibyte address, need at least a 32-bit internal bus to communicate with the memory board tester controller. For 24 bits of this bus, bidirectional data transfer is required, for 8 bits used to address memory card tester modules, one-way data transfer is required. In the direction from the controller to the memory board tester modules, considerable load capacity of the entire internal bus is required. Memory board testers also require the ability to cooperate with a master computer in a form that allows the master computer to fully replace the controller's microprocessor function. Thus, the master computer of the memory board tester must be able to fully communicate in both directions with the controller memory and all of its input and output circuits. Also, the master computer must interact with the interrupt circuits located in the controller and be able to process interrupts. The master computer must be able to perform all these functions over a distance of several tens of meters. A disadvantage of the available single-board microcomputers is that they do not meet these requirements.

Tyto nedostatky odstraňuje zapojení mikroprocesorového řadiče pro testery paměťových desek podle vynálezu, jehož podstata spočívá v tom, že adresová sběrnice a řídicí sběrnice bloku mikroprocesoru jsou připojeny do bloku zpoždění, na jehož výstup je připojen blok řízení předání sběrnic a blok mikroprocesoru, který je adresovou sběrnicí a řídicí sběrnicí připojen k bloku dekodéru pamětí pro uvolňování bloku paměti EPROM, paměti RAM a uzamykatelné paměti RAM, přičemž do bloku paměti RAM a uzamykatelné paměti RAM je připojen blok řízení RAM, který je propojen s řídicí sběrnicí, přičemž detové sběrnice je propojené s blokem paměti RAM a blokem uzamykatelné paměti RAM, přičemž s těmito bloky pamětí je propojena adresová sběrnice, zatímco výstupy bloků všech pamětí jsou propojeny s blokem budičů výstupů pamětí, který je propojen s datovou sběrnicí, která je spojena s blokem mikroprocesoru, který je propojen s blokem řízení vnitřní sběrnice, s blokem vnitřní sběrnice, s blokem vstupních a výstupních dekodérů a s blokem řízení předání sběrnic, přičemž blok řízení vnitřní sběrnice je připojen k bloku zpracování přerušení, dále sběrnicí s blokem vnitřní sběrnice pro obousměrně, případně jednosměrné připojení k vnitřní 32bitové sběrnici a dále blok řízení vnitřní sběrnice e blok vnitřní sběrnice jsou propojeny s adresovou, datovou a řídicí sběrnicí, přičemž pro generaci řídicích signálů je vnitřní bitová sběrnice spojena s blokem vstupních a výstupních dekodérů, který je připojen k řídicí sběrnici a adresové sběrnici a k bloku generace HOLD, dále k bloku přepínače přerušení a k bloku zpracování přerušení, který je obousměrně propojen s datovou sběrnicí a jehož výstup je připojen do bloku přepínače přerušení a bloku mikroprocesoru, přičemž jeden vstup tohoto bloku je napojen na blok mikroprocesoru, druhý vstup je připojen z bloku generace přerušení a ostatní vstupy jsou externí žádosti o přerušení, zatímco blok generace přerušení je připojen sběrnici k bloku vstupních a výstupních dekodérů a jeden vstup je externí žádost o přerušení, další vstup je vstup přesných hodin z bloku mikroprocesoru, přičemž blok přepínače přerušení je dvakrát propojen s blokem nadřízeného počítače, který je přes blok budičů adresové sběrnice, blok budičů datové sběrnice a blok budičů řídicí sběrnice propojen s adresovou sběrnicí, datovou sběrnicí a řídicí sběrnicí, přičemž s datovou sběrnicí je propojen obousměrně, přičemž blok budičů řídicí sběrnice je spojen s blokem řízení předání sběrnic, který je propojen s blokem budičů řídicí sběrnice, s blokem budičů datové sběrnice, s blokem budičů adresové sběrnice a s blokem vysílače XACK, který je propojen s blokem nadřízeného počítače připojeného sběrnicí k bloku generace HOLD, jehož další 3 vstupní signály jsou externí a výstup je připojen do bloku mikroprocesoru, do bloku přepínače přerušení, do bloku vysílače XACK a do bloku řízení předání sběrnic, do kterého jsou též připojeny přesné hodiny bloku mikroprocesoru a informace o stavu HOLD bloku mikroprocesoru.These drawbacks are overcome by the wiring of a microprocessor controller for memory board testers according to the invention, in which the address bus and the microprocessor block control bus are connected to a delay block, the output of which is a bus transfer control block and a microprocessor block which is an address bus. and a control bus coupled to the memory decoder block to release the EPROM block, the RAM and the lockable RAM, the RAM control block that is coupled to the control bus is connected to the RAM block and the lockable RAM, the detector bus being coupled to the block a RAM and a lockable RAM block, the address bus being connected to these memory blocks, while the outputs of the blocks of all memories are connected to the memory output driver block that is connected to the data bus that is connected to the microprocessor block to It is connected to the internal bus control block, the internal bus block, the input / output decoder block, and the bus transfer control block, the internal bus control block being connected to the interrupt processing block, the bus with the internal bus block for bidirectional or unidirectional connection. to the internal 32-bit bus and the internal bus control block and the internal bus block are coupled to the address, data, and control bus, wherein for generating control signals the internal bit bus is coupled to an input and output decoder block connected to the control bus and address bus and an HOLD block, an interrupt switch block and an interrupt processing block that is bi-directionally connected to the data bus and whose output is connected to the interrupt switch block and the microprocessor block, one input of this the block is connected to the microprocessor block, the second input is connected from the interrupt generation block, and the other inputs are external interrupt requests, while the interrupt generation block is connected to the input and output decoder block and one input is an external interrupt request, the other input is an accurate clock input from the microprocessor block, wherein the interrupt switch block is twice coupled to a master computer block that is coupled to the address bus, data bus, and control bus via the address bus drivers block, data bus drivers block and control bus drivers block; the bus is coupled bidirectionally, the control bus driver block being connected to the bus handover control block which is connected to the control bus driver block, the data bus driver block, the address bus driver block, and the XACK transmitter block for Connected with a master computer connected to a HOLD block whose other 3 input signals are external and output to a microprocessor block, an interrupt switch block, an XACK transmitter block, and a bus handover control block to which an exact clock is also connected the microprocessor block and the microprocessor block HOLD status information.

Výhodou nového zapojení je možnost spolupráce řadiče s ostatními moduly testeru paměťových desek po 32 bitů dlouhé vnitřní sběrnici, kde 24 bitů předává data mezi řadičem a ostatními moduly testeru paměťových desek obousměrně a 8 bitů vysílá data z řadiče do modulů jednosměrně. Přednosti je i posíleni všech 32 bitů na zatížitelnost 30 vstupy TTL. Výhodná je možnost připojení nadřízeného počítače, který, je-li ve funkci, v plné míře může nahradit funkci mikroprocesoru a využít svého bohatého programového vybavení při obsluhování neobvyklých stavů. Další výhodou je možnost informovat nadřízený počítač o všech přerušeních pomocí pouze dvou signálů vedených do nadřízeného počítače. Výhodná je i možnost uchování Informace v paměti RAM v záskokovém režimu a možnost spolupráce řadiče s nadřízeným počítačem na větší vzdálenost. Výhodná je i jednoduchá generace vnitřního přerušení, které je generováno, neodpoví-li některý z modulů testeru paměťových desek řadiči předepsaným způsobem.The advantage of the new wiring is that the controller can interact with other memory board tester modules over a 32-bit internal bus, where 24 bits transfer data between the controller and other memory board tester modules bidirectionally and 8 bits send data from the controller to the modules unidirectionally. Advantage is also boost all 32 bits to load 30 TTL inputs. It is advantageous to connect a master computer which, when in operation, can fully replace the microprocessor function and use its rich software to handle unusual conditions. Another advantage is the ability to inform the master computer of all interruptions using only two signals sent to the master computer. The advantage is also the possibility of keeping the information in RAM in standby mode and the possibility of cooperation between the controller and the host computer over a longer distance. A simple generation of the internal interrupt is also advantageous, which is generated if one of the memory board tester modules does not respond to the controller in the prescribed manner.

Příklad zapojení podle vynálezu je na připojeném výkresu představujícím blokové schéma zapojení řadiče testeru paměťových desek.An example of a wiring according to the invention is in the attached drawing representing a block diagram of a memory board tester controller.

Adresová sběrnice S1. datová sběrnice S2 a řídicí sběrnice S3 jsou připojeny do bloku £ mikroprocesoru a bloku 12 vnitřní sběrnice, přičemž datová sběrnice S2 je připojena obousměrně. Déle jsou sběrnice S£, S2 e S3 připojeny do bloku £ řízení vnitřní sběrnice. Adresové sběrnice S1 a řídicí sběrnice S3 jsou připojeny do bloku £ zpoždění, odkud výstup signálu o nepřipravenosti paměti je připojen do bloku £ mikroprocesoru a do bloku 14 řízení předávání sběrnic. Adresové sběrnice S1 a řídicí sběrnice S3 jsou připojeny do bloku £ dekodéru pamětí. Odtud jsou uvolňovány jednotlivé bloky £, £ a 6. Výstupy dat z paměťových bloků i, 5 e 6 jsou připojeny do bloku 21 budičů výstupů. Z bloku 21 jsou výstupní data pamětí připojena na datovou sběrnici S£. Adresová sběrnice S1 je připojena do bloku £ paměti EPROM, adresová a datová sběrnice S1 a S2 jsou připojeny do bloků £, 6 paměti RAM a uzamykatelné paměti RAM.Address bus S1. the data bus S2 and the control bus S3 are connected to the microprocessor block 6 and the internal bus block 12, the data bus S2 being connected bidirectionally. Further, the buses S5, S2 and S3 are connected to the internal bus control block 6. The address bus S1 and the control bus S3 are coupled to the delay block 6, from where the output of the unprepared signal is connected to the microprocessor block 6 and to the bus handover control block 14. The address bus S1 and the control bus S3 are connected to the memory decoder block 8. From there the individual blocks 6, 6 and 6 are released. Data outputs from the memory blocks 1, 5 and 6 are connected to the output driver block 21. From block 21, the output data of the memories is connected to the data bus S1. The address bus S1 is connected to the block EPROM, the address and data bus S1 and S2 are connected to the blocks 6, 6 of the RAM and the lockable RAM.

Blok £ řízení RAM má na vstupech signály zápis do paměti připojeny ze sběrnice S3. signál o výpadku napájení a signál zákazu zápisu do uzamykatelné paměti RAM 6,. Z těchto signálů generuje blok £ řízení RAM výstupní zapisovací pulsy, které jsou připojeny do bloků £, 6 pamětí RAM. Z bloku 12 vnitřní sběrnice vystupují z řadiče tři obousměrné sběrnice a jedna jednosměrné sběrnice, které slouží vnitřní sběrnici 12 testeru paměťových desek.The RAM control block 6 has input signals to the memory connected from the bus S3. power failure signal and write lockout signal 6. From these signals, the RAM control block 6 generates output write pulses that are connected to the RAM blocks 6, 6. From the internal bus block 12, three bidirectional buses and one unidirectional bus, which serve the internal bus 12 of the memory board tester, exit the controller.

Do bloku 13 vstupních a výstupních dekodérů jsou připojena data z adresové sběrnice S1 a řídicí sběrnice S3. V bloku 13 vstupních a výstupních dekodérů se z těchto dat generuje signál o zpracování přerušení mikroprocesorem £, který je připojen přes blok 11 přepínače přerušení do bloku 19 nadřízeného počítače. V bloku 13 vstupních a výstupních dekodérů je generován signál o povoleni spolupráce řadiče s nadřízeným počítačem 19. který je připojen do bloku 15 generace HOLD a signál připojený do bloku 8 zpracování přerušení, umožňující nadřízenému počítači 19 přímé čtení druhu přerušení z bloku 8 zpracování přerušení.Data from address bus S1 and control bus S3 are connected to block 13 of the input and output decoders. In block 13 of the input and output decoders, an interrupt processing signal 6 is generated from this data by the microprocessor 6, which is connected via block 11 of the break switch to block 19 of the master computer. In block 13 of the I / O decoders, a controller-to-master signal is generated which is coupled to the HOLD generation block 15 and a signal coupled to the interrupt processing block 8, allowing the master computer 19 to read directly the interrupt type from the interrupt processing block 8.

V bloku 13 vstupních a výstupních dekodérů jsou generovány i řídicí signály pro ovládání vnitřní sběrnice testeru paměťových desek a výkonné signály pro ovládání modulů testeru paměťových desek. Blok 8 zpracování přerušení generuje signál přerušení, který je připojen do bloku £ mikroprocesoru a bloku 11 přepínače přerušení. Do bloku 8 zpracování přerušeni jsou připojeny signály vnějších zařízení na přerušení a jeden požadavek na přerušení je generován v bloku 10 generace přerušení. Tento blok 10 generuje přerušení v případě odmítnutí spolupráce některého vybraného modulu testeru paměťových desek. Požadavek na toto přerušení je do bloku 10 generace přerušení zaveden z vnějšího zařízení. Do bloku 10 je připojen signál přesných hodinových pulsů, připojený z bloku £ mikroprocesoru a výstupní výkonné a řídicí signály z bloku 13 vstupních a výstupních zařízení.In block 13 of the input and output decoders, control signals for controlling the internal bus of the memory board tester and powerful signals for operating the memory board tester modules are also generated. The interrupt processing block 8 generates an interrupt signal that is connected to the microprocessor block 6 and the interrupt switch block 11. External interruption device signals are connected to interrupt processing block 8 and one interrupt request is generated in interrupt generation block 10. This block 10 generates an interrupt in the event of refusal to cooperate with any selected memory board tester module. The request for this interrupt is introduced into the interrupt generation block 10 from an external device. A precise clock pulse signal coupled from the microprocessor block 6 and output power and control signals from block 13 of the input and output devices are connected to block 10.

Po datové sběrnici S2 blok £ mikroprocesoru zpracovává data o přerušení z bloku 8 zpracování přerušení. Po stejné sběrnici blok mikroprocesoru £ nahrává masku do bloku 8 zpracování přerušení. Výkonný sighál zápisu masky do bloku 8 zpracování přerušení je generován v bloku £ řízení vnitřní sběrnice. Dalšími výstupními signály bloku £ řízení vnitřní sběrnice jsou řídicí signály připojené do bloku 12 vnitřní sběrnice, sloužící k nastavení směrů předávání dat mezi řadičem a moduly testeru pamětových desek po vnitřní sběrnici.After the data bus S2, the microprocessor block 6 processes the interrupt data from the interrupt processing block 8. Along the same bus, the microprocessor block 6 uploads the mask to the interrupt processing block 8. An executive mask writing script to the interrupt processing block 8 is generated in the internal bus control block 6. The other output signals of the internal bus control block 6 are control signals connected to the internal bus block 12 to set the data transfer directions between the controller and the memory board tester modules over the internal bus.

Blok 11 přepínače přeruěení přepíná mezi sebou dvě výstupní přerušení, jež jsou přes vysílače vysílána do bloku 19 nadřízeného počítače. Výkonným povelem pro přepínání dvou druhůi přerušení je výstupní signál z bloku 15 generace HOLD, který je připojen do bloku JJ. přepínače přerušení.The interrupt switch block 11 switches between two output interrupts which are transmitted via transmitters to block 19 of the master computer. A powerful command for switching between two kinds of interrupts is the output signal from block 15 of the HOLD generation which is connected to block JJ. interrupt switches.

Vstupní signály bloku 11 přepínače přerušení jsou dva přerušovací signály, které jsou připojeny z bloku 8 zpracování přerušení a z bloku vstupních a výstupních dekodérů 13.The input signals of the interrupt switch block 11 are two interrupt signals that are connected from the interrupt processing block 8 and the input and output decoders block 13.

Do bloku 14 řízení předání sběrnic jsou připojeny řídicí signály z bloku 19 nadřízeného počítače přes blok 16 budičů řídicí sběrnice. Řídicí signály z nadřízeného počítače 12 jsou na řídicí sběrnici S3 řadiče připojeny pouze v případě spolupráce nadřízeného počítače 19 s řadičem. Vstupními signály bloku 14 řízení předání sběrnic jsou signály o stavu HOLD vysílány z bloku J, mikroprocesoru, signál přesných hodinových pulsů vysílaný blokem 1 mikroprocesoru, signál požadavku na stav HOLD vysílaný blokem 15 generace HOLD a signál o nepřipravenosti paměti, vysílaný blokem 2 zpoždění. Výstupním signálem bloku 14 řízení předání sběrnic je signál, umožňující připojení bloku 19 nadřízeného počítače k sběrnicím SI. S2 a £2 vedený do bloků 18, 17. 16 budičů adresové, datové a řídicí sběrnice. Dalším výstupním signálem bloku 1£ řízení předání sběrnice je signál XACK, jenž je připojen přes blok 20 vysílače XACK do bloku 19 nadřízeného počítače. Do bloku 15 generace HOLD jsou připojeny adresové vstupy z bloku 19 nadřízeného počítače, jež jsou v bloku 15 generace HOLD porovnávány s vnějšími vstupy předvolby konkrétního testeru pamětových desek ke spolupráci s blokem 19 nadřízeného počítače.Control signals from the master computer block 19 are connected to the bus handover control block 14 via the control bus driver block 16. The control signals from the master computer 12 are connected to the control bus S3 of the controller only if the master computer 19 cooperates with the controller. The input signals of the bus handover control block 14 are the HOLD state signals transmitted from the microprocessor block J, the accurate clock pulse signal transmitted by the microprocessor block 1, the HOLD status request signal transmitted by the HOLD generation 15 and the memory unavailability signal transmitted by the delay block 2. The output signal of the bus handover block 14 is a signal that allows the master computer block 19 to be connected to the bus S1. S2 and P2 are routed to address, data and control bus drivers 18, 17, 16. Another output signal of the bus handover control block 16 is the XACK signal, which is connected via block 20 of the XACK transmitter to block 19 of the master computer. Address inputs from block 19 of the master computer are connected to block 15 of the HOLD, which in block 15 of the HOLD generation are compared with the external inputs of the preset of a particular memory board tester to cooperate with block 19 of the master computer.

Výstupním signálem bloku 15 generace HOLD je signál HOLD připojený do bloku 1 mikroprocesoru, bloku 14 řízení předání sběrnice, bloku 20 vysílače XACK a bloku 11 přepínače přerušení. Blok 17 budičů datové sběrnice obousměrně vysílá a přijímá data mezi datovou sběrnicí S2 a blokem 19 nadřízeného počítače. Blok 18 budičů adresové sběrnice přijímá adresy z bloku 19 nadřízeného počítače a připojuje je na adresovou sběrnici S1. Blok 16 budičů řídicí sběrnice přijímá řídicí signály z bloku 19 nadřízeného počítače a připojuje je na řídicí sběrnici S3. Signál počátečního nulování je připojen přes blok J. mikroprocesoru na blok 2 řízení vnitřní sběrnice, blok 12 vnitřní sběrnice, blok 13 vstupních a výstupních dekodérů a blok 14 řízení předání sběrnic.The output signal of the HOLD generation block 15 is a HOLD signal connected to the microprocessor block 1, the bus handover control block 14, the XACK transmitter block 20, and the interrupt switch block 11. The data bus driver block 17 bi-directionally sends and receives data between the data bus S2 and the master computer block 19. The address bus driver block 18 receives the addresses from the master computer block 19 and connects them to the address bus S1. The control bus driver block 16 receives control signals from the master computer block 19 and connects them to the control bus S3. The initial reset signal is coupled via the microprocessor block J to the internal bus control block 2, the internal bus block 12, the input / output decoder block 13, and the bus handover control block 14.

K bloku 1 mikroprocesoru je připojen blok í paměti EPROM a bloky 2, 6 paměti RAM a uzamykatelná paměti RAM. Ke spolupráci řadiče s moduly testeru pamětových desek slouží 32bitová vnitřní sběrnice S32 testeru pamětových desek, posílená budiči sběrnice. Pro spolupráci mikroprocesoru i s pamětí a vstupními a výstupními obvody postačuje rozsah třinácti bitů adresové sběrnice AO ♦ AI 2. Tři adresy nadřízeného počítače například AI 3 ♦ A15 nejsou uvnitř řadiče použity a slouží bloku 19 nadřízeného počítači k výběru jedné z osmi jednotek testerů pamětových desek ke spolupráci. Spolupráce s blokem 19 nadřízeného počítače nastává při splnění dvou podmínek. První podmínka je navolení konkrétního testeru pamětových desek pomoci tři adresových bitů, druhou podmínkou je nutnost povolení spolupráce řadiče s blokem 19 nadřízeného počítače. Druhou podmínkou generuje řadič nezávisle. Po splnění obou podmínek je mikroprocesor řadiče uveden do stavu HOLD. Obvody řídicí předávání adresové, datové a řídicí sběrnice umožňují předávání těchto sběrnic bloku 19 nadřízeného počítače. Ze strany připojené k nadřízenému počítači je řadič ukončen vysílači, které úroveň signálů TTL převádějí na úrovně vhodné pro dálkový přenos a přijímači, které úrovně vhodné pro délkový přenos převádějí na úrovně TTL. Celkově řadič spolupracuje s nadřízeným počítačem pomocí 31 signálů. Jedná se o 16 adres, z nichž tři navolují konkrétní tester pamětových desek ke spolupráci, 8 datových signálů, 4 řídicí signály, 2 signály přerušení a jeden signál XACK. Signál XACK je vysílán z bloku 20 vysílače XACK do bloku 19 nadřízeného počítače a je základním signálem spolupráce mezi řadičem a blokem 19 nadřízeného počítače. Po vyslání adres, dat a řídicího signálu blokem 19 nadřízeného počítače do řadiče, informuje signál XACK blok nadřízeného počítače, že příkaz nadřízeného počítače 19 byl splněn. Na to nadřízený počítač 12 ruší příslušný řídicí příkaz. Po zrušení řídicího příkazu řadič ruší signál XACK.EPROM block 1 and RAM blocks 2, 6 and lockable RAM are connected to the microprocessor block 1. The 32-bit internal bus of the S32 memory board tester, enhanced by bus drivers, is used to work with the controller with the memory board tester modules. Thirteen bits of the AO-AI 2 address bus are sufficient for the microprocessor to work with memory and input and output circuits. Three master computer addresses, such as AI 3-A15, are not used inside the controller and serve block 19 of the master computer to select one of eight memory board testers cooperation. Cooperation with block 19 of the master computer occurs when two conditions are met. The first condition is the selection of a specific memory board tester using three address bits, the second condition is the necessity to allow the controller to cooperate with the block 19 of the master computer. The second condition is generated independently by the controller. When both conditions are met, the controller's microprocessor is in the HOLD state. The address, data, and control bus handover control circuits enable handover of these buses to block 19 of the master computer. From the side connected to the master computer, the controller is terminated by transmitters that convert the TTL signal levels to levels suitable for long distance transmission and receivers that convert the levels suitable for long distance transmission to TTL levels. Overall, the controller cooperates with the master computer using 31 signals. These are 16 addresses, three of which select a specific memory board tester to cooperate, 8 data signals, 4 control signals, 2 interrupt signals, and one XACK signal. The XACK signal is transmitted from block 20 of the XACK transmitter to block 19 of the master computer and is the basic signal of cooperation between the controller and block 19 of the master computer. After sending the addresses, data and control signal by the master computer block 19 to the controller, the XACK signal informs the master computer block that the master computer command 19 has been fulfilled. For this purpose, the master computer 12 cancels the corresponding control command. When the control command is canceled, the controller cancels the XACK signal.

232292'232292 '

Řadič lze využít pro řízení testeru paměťových desek. Lze ho též použít všude taip, kde se žádá spolupráce řadiče s moduly, pracujícími s dlouhým datovým slovem. Možnost'připojení nadřízeného počítače umožňuje těměř neomezeně rozšířit programové vybavení vlastního řadiče, a tím umožňuje obsloužení všech neobvyklých stavů včetně možnosti zobrazení a nulování výpisu těchto stavů, a to i při značné vzdálenosti nadřízeného počítače od řadiče.The controller can be used to control the memory board tester. It can also be used wherever a controller is required to work with long data word modules. The ability to connect a master computer allows almost unlimited expansion of the controller's own software, thus allowing all unusual states to be handled, including the ability to display and reset the status display even at a considerable distance from the master.

Claims

SUBJECT OF THE INVENTION

A microprocessor controller for memory board testers, characterized in that the address bus (S1) and the control bus (S3) of the microprocessor block (1) are connected to a delay block (2) to which a bus transfer control block (14) and a block are connected. (1) a microprocessor that is address bus (S1) and control bus (S3) connected to a memory decoder block (3) to release the EPROM block (4), RAM (5) and lockable RAM (6), a RAM control block (7) is connected to the RAM block (5) and lockable RAM (6), which is coupled to the control bus (S3), the data bus (S2) being connected to the RAM block (5) and the lockable block a RAM (6), the address bus (S1) being connected to these memory blocks (5, 6), while the outputs of the blocks of all the memories (4, 5, 6) are connected to the memory output driver block (21) which is connected with data bus (S2), which is coupled to a microprocessor block (1) that is coupled to an internal bus control block (9), an internal bus block (12), an input / output decoder block (13), and a bus transfer control block (14), (9) the internal bus control is connected to the interrupt processing block (8), the bus with the internal bus block (12) for bidirectional or unidirectional connection to the internal 32-bit bus (S32), and the internal bus control block (9) and 12) the internal buses are coupled to the address, data and control bus (S1, S2, S3), wherein for generating control signals, the internal 32-bit bus (S32) is connected to an input / output decoder block (13) connected to the control bus (S3) and the address bus (S1) and to the HOLD generation block (15), the interrupt switch block (11) and the interrupt processing block (8) that is bidirectionally proportional one with a data bus (S2) and whose output is connected to the interrupt switch block (11) and the microprocessor block (1), one input of this block (8) being connected to the microprocessor block (1); 10) the interrupt generation and other inputs are external interrupt requests, while the interrupt generation block (10) is connected by a bus to the input and output decoder block (13) and one input is an external interrupt request, the other input is an accurate clock input from the block (1) a microprocessor, wherein the interrupt switch block (11) is twice coupled to a master computer block (19) that is connected via an address bus driver block (18), a data bus driver block (17), and a control bus driver block (16) with an address bus (S1), a data bus (S2) and a control bus (S3), with the data bus (S2) being coupled bidirectionally, with the exciter block (16) controlling the bus is connected to a bus handover control block (14) which is coupled to a control bus driver block (16), a data bus driver block (17), an address bus driver block (18), and an XACK transmitter block (20) is coupled to a master computer block (19) connected to a HOLD generation block (15) whose other 3 input signals are external and the output is connected to a microprocessor block (1), an interrupt switch block (11), a block (20) the XACK transmitter and to the bus handover block (14) to which the exact clock of the microprocessor block (1) and the HOLD state information of the microprocessor block (1) are also connected.