JPH0433067B2 - - Google Patents
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- JPH0433067B2 JPH0433067B2 JP60053814A JP5381485A JPH0433067B2 JP H0433067 B2 JPH0433067 B2 JP H0433067B2 JP 60053814 A JP60053814 A JP 60053814A JP 5381485 A JP5381485 A JP 5381485A JP H0433067 B2 JPH0433067 B2 JP H0433067B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はCPU間データ伝送方式、詳しくは複
数のCPUを搭載してなるボタン電話装置等のシ
ステムにおけるCPU間のデータ伝送方式に関す
る。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a data transmission method between CPUs, and more particularly to a data transmission method between CPUs in a system such as a key telephone device equipped with a plurality of CPUs.
（発明の概要）
本発明は１つのメインCPUと複数のサブCPU
間のデータ伝送をメインCPU側のライト／リー
ドにより行うと共に、CPUのウエイト（待機）
機能を利用し、メインCPUから送出したデータ
がサブCPUにおいて入力が完了するまでウエイ
ト状態にしデータを保持し、また、サブCPUか
らメインCPUにデータを送る際にはデータの送
出が完了するまでウエイト状態としてその後に読
み込みを行うCPU間のデータ伝送方式において、
サブCPU側より所定のウエイト・クリア信号が
与えられなかつた場合における対策を講じたもの
である。(Summary of the invention) The present invention has one main CPU and multiple sub CPUs.
Data transmission between them is performed by writing/reading on the main CPU side, and the CPU waits (standby)
By using this function, the data sent from the main CPU is placed in a wait state until input is completed in the sub CPU, and the data is held. Also, when sending data from the sub CPU to the main CPU, the data is held in a wait state until the data sending is completed. In the data transmission method between CPUs that is subsequently read as the state,
This is a measure taken in case a predetermined wait/clear signal is not given from the sub CPU side.
（従来の技術）
ボタン電話装置等においては、多くの信号処理
を短時間に行わなければならないため、ハード構
成を機能毎に複数のボードに分割し、夫々に
CPUを搭載する構成をとつている。(Prior art) In key telephone devices, etc., a large amount of signal processing must be performed in a short period of time, so the hardware configuration is divided into multiple boards for each function, and each
It is configured to include a CPU.
第３図は上記の如く複数のCPUを備えたシス
テムにおいて各CPU相互間のデータ伝送を行う
ための従来例を示したものである。図において、
１はメインCPU CPUMが搭載されたボード、２
〜ＮはサブCPU CPUSが搭載されたボードであ
り、ボード１を中心としてボード２〜Ｎがデー
タ・バスDATA，CPUセレクト線SELECT、ウ
エイト・クリア線を介して放射状に結線
されている。メインCPU CPUMの搭載されるボ
ード１において、メインCPU CPUMのデータ端
子は双方向バツフアBUF1を介してデータ・バス
DATAに接続されており、アドレス端子はアド
レス・デコーダDECに接続されてCPUセレクト
信号SELECTを発生するようになつている。 FIG. 3 shows a conventional example for transmitting data between CPUs in a system equipped with a plurality of CPUs as described above. In the figure,
1 is the board on which the main CPU CPU M is installed, 2
-N are boards on which a sub-CPU CPU S is mounted, and boards 2-N are radially connected to board 1 via a data bus DATA, a CPU select line SELECT, and a wait/clear line. On the board 1 on which the main CPU CPU M is installed, the data terminal of the main CPU CPU M is connected to the data bus via the bidirectional buffer BUF 1 .
DATA, and the address terminal is connected to the address decoder DEC to generate the CPU select signal SELECT.
ここで、アドレス・デコーダDECはサブCPU
CPUS毎に割り振られたアドレスがメインCPU
CPUMから出力された際に、該当するサブCPU
CPUSへ与えられているCPUセレクト信号
SELECTをアクテイブにするものである。 Here, address decoder DEC is sub-CPU
The address assigned to each CPU S is the main CPU
When output from CPU M , the corresponding sub CPU
CPU select signal given to CPU S
This activates SELECT.
また、はウエイト・セツト信号であり、
アドレス・デコーダDECの出力のいずれかが出
た際、すなわちサブCPU CPUSのいずれかがセ
レクトされた際に出力されるものである。そし
て、このウエイト・セツト信号はラツチ回
路１ａのラツチLATのデータ入力端子に加えら
れ、このラツチ回路路１ａの出力、すなわちウエ
イト信号がメインCPU CPUMのウエイト
端子に印加されるようになつている。 Also, is the weight set signal,
It is output when any of the outputs of the address decoder DEC is output, that is, when any of the sub CPUs CPU S is selected. This wait set signal is applied to the data input terminal of the latch LAT of the latch circuit 1a, and the output of this latch circuit 1a, that is, the wait signal, is applied to the wait terminal of the main CPU CPU M. .
なお、図中のS1は双方向バツフアBUF1の信号
伝送方向をデータの送信、受信に応じて切り替え
るための信号であり、S2は信号の通過を許可する
信号である。 Note that S 1 in the figure is a signal for switching the signal transmission direction of the bidirectional buffer BUF 1 according to data transmission and reception, and S 2 is a signal that allows the signal to pass.
一方、サブCPU CPUSの搭載されるボード２
〜Ｎにおいては、データ・バスDATAに双方向
バツフアBUF3を介してサブCPU CPUSのデータ
入出ポートが接続され、双方向バツフアBUF3お
よびサブCPU CPUSにはCPUセレクト信号
SELECTが与えられている。 On the other hand, board 2 on which the sub CPU CPU S is installed
~N, the data input/output port of the sub CPU CPU S is connected to the data bus DATA via the bidirectional buffer BUF 3 , and the CPU select signal is connected to the bidirectional buffer BUF 3 and the sub CPU CPU S.
SELECT is given.
また、サブCPU CPUSの出力ポートS4の出力
とCPUセレクト信号SELECTはオア・ゲート
（負論理のアンド・ゲート）Ｇの両入力端子に加
えられ、このゲートＧの出力がウエイト・クリア
信号となつている。 In addition, the output of the output port S 4 of the sub CPU CPU S and the CPU select signal SELECT are applied to both input terminals of an OR gate (negative logic AND gate) G, and the output of this gate G is used as a wait clear signal. It's summery.
このゲートＧは、セレクトされていないサブ
CPUからの信号が誤つて与えられないようにす
るためであり、CPUセレクト信号SELECTと信
号S4とを負論理的にアンドをとり、ウエイト・ク
リア信号としている。なお、図中のS3は
双方向バツフアBUF3の信号伝送方向をデータの
送信、受信に応じて切り替えるための信号であ
る。 This gate G is the unselected sub
This is to prevent a signal from the CPU from being erroneously given, and the CPU select signal SELECT and the signal S4 are logically AND'ed to form a wait/clear signal. Note that S3 in the figure is a signal for switching the signal transmission direction of the bidirectional buffer BUF 3 in accordance with data transmission and reception.
しかして、データ伝送の動作は次の如く行われ
るものである。 The data transmission operation is performed as follows.
〔メインCPU CPUMからサブCPU CPUSへのデ
ータ伝送の場合〕
メインCPU CPUMがサブCPU CPUSのアド
レスを指定してライトを行い、データ・バス
DATAにデータを送出し、該当するサブCPU
CPUSにCPUセレクト信号SELECTを与える。
これと同時にラツチ回路１ａを介してメイン
CPU CPUMにはウエイト信号が加わり、
メインCPU CPUMはライトを行つた状態を保
持して動作が停止する。[In the case of data transmission from the main CPU CPU M to the sub CPU CPU S ] The main CPU CPU M specifies the address of the sub CPU CPU S , performs the write, and transfers the data to the data bus.
Sends data to DATA and the corresponding sub CPU
Give the CPU select signal SELECT to CPU S.
At the same time, the main
A wait signal is added to CPU CPU M ,
The main CPU CPU M remains in the write state and stops operating.
サブCPU CPUSはCPUセレクト信号
SELECTが与えられると双方向バツフアBUF3
を介してデータ・バスDATAの内容を読み込
む。 Sub CPU CPU S is CPU select signal
Bidirectional buffer BUF 3 when SELECT is given
Reads the contents of the data bus DATA via
サブCPU CPUSはデータの読み込みが完了
すると出力ポートS4からその旨の信号を送出
し、ゲートＧを介してラツチ回路１ａにウエイ
ト・クリア信号を与える。 When the sub CPU CPU S completes data reading, it sends out a signal to that effect from the output port S4 , and gives a wait clear signal to the latch circuit 1a via the gate G.
ウエイトがクリアされるとメインCPU
CPUMは動作が再開され、所定のクロツク・サ
イクルが完了するとライト動作を終了する。 When the wait is cleared, the main CPU
CPU M resumes operation and terminates the write operation upon completion of a predetermined clock cycle.
〔サブCPU CPUSからメインCPU CPUMへのデ
ータ伝送の場合〕
事前にメインCPU CPUMかららサブCPU
CPUSへのデータ伝送においてコマンドを送つ
ておき、サブCPU CPUSからデータを送出す
るように指令しておく。[In the case of data transmission from sub CPU CPU S to main CPU CPU M ] Transfer data from main CPU CPU M to sub CPU in advance.
When transmitting data to CPU S , a command is sent in advance to instruct the sub CPU CPU S to send data.
メインCPU CPUMはリードを行い、同時に
ウエイトがかかつて停止する。 The main CPU CPU M performs a read and at the same time waits and stops.
サブCPU CPUSは事前に与えられたコマン
ドに従い、CPUセレクト信号SELECTが与え
られると双方向バツフアBUF3を介してデータ
をデータ・バスDATAに送出し、同時に出力
ポートS4から信号を送出してウエイト・クリア
信号を出す。 The sub CPU CPU S sends data to the data bus DATA via the bidirectional buffer BUF 3 when the CPU select signal SELECT is given according to a command given in advance, and at the same time sends a signal from the output port S 4 . Gives wait/clear signal.
メインCPU CPUMはウエイトが解除されて
動作が再開され、データの読み込みを行う。 The main CPU CPU M is released from the wait state, resumes operation, and reads data.
第４図は上記の動作における各部の波形を示し
たものであり、DATAはデータ・バスの状態、
SETはアドレス・デコーダDECから与えられる
ウエイト・セツト信号、はメインCPU
CPUMに与えられるウエイト信号、はウ
エイト・クリア信号である。なお、信号は負論理
で示してある。 Figure 4 shows the waveforms of each part in the above operation, where DATA indicates the state of the data bus,
SET is the wait set signal given from the address decoder DEC, and is the main CPU
The wait signal given to CPU M is a wait clear signal. Note that the signals are shown in negative logic.
（発明が解決しようとする問題点）
従来のデータ伝送は上記の如く行われるもので
あるが、次のような欠点があつた。すなわち、上
記の動作はサブCPU CPUS側からウエイト・ク
リア信号が正確に与えられれば問題はな
いが、実際の装置においてはウエイト・クリア信
号が戻つてこない事態が考えられる。例
えば、CPUセレクト信号SELECTを発生するア
ドレス・デコーダDECは、システムの拡張、変
更等を考慮に入れて現に実装されているボードお
よびサブCPU CPUSの数よりも多く収容できる
ように設計されているため、制御プログムの関係
で実装されていないボードに対してデータ伝送を
行うことも考えられる。(Problems to be Solved by the Invention) Conventional data transmission is performed as described above, but it has the following drawbacks. That is, there is no problem with the above operation if the wait/clear signal is accurately given from the sub-CPU CPU S side, but in an actual device, there may be a situation where the wait/clear signal is not returned. For example, the address decoder DEC that generates the CPU select signal SELECT is designed to accommodate a larger number of boards and sub-CPUs CPU S than are currently installed, taking into consideration system expansions and changes. Therefore, data transmission may be performed to a board that is not mounted due to the control program.
また、回路の故障等により一部のユニツトだけ
が正常に動作しない場合にも同様のことが起こり
得る。 Furthermore, a similar situation may occur if only some units do not operate normally due to circuit failure or the like.
しかして、この場合、メインCPU CPUMは回
路が正常に働いている限り、永久に持ち続けるこ
とになり、他の動作を行えないという結果とな
る。 In this case, as long as the circuit is working normally, the main CPU CPU M will continue to be used forever, resulting in the inability to perform any other operations.
本発明は上記の点に鑑み提案されたものであ
り、その目的とするところは、サブCPU CPUS
側からウエイト・クリア信号が正確に与
えられず、実際の装置においてウエイト・クリア
信号が戻つてこない場合でも、一定時間
が経過すればウエイトを解除するようにした
CPU間データ伝送方式を提供することにある。 The present invention has been proposed in view of the above points, and its purpose is to
Even if the wait/clear signal is not accurately given from the side and the wait/clear signal is not returned in the actual device, the wait will be canceled after a certain period of time has passed.
The purpose is to provide a data transmission method between CPUs.
（問題点を解決するための手段）
以下、本発明の一実施例を図面に沿つて説明す
る。(Means for Solving the Problems) An embodiment of the present invention will be described below with reference to the drawings.
第１図は第３図におけるラツチ回路１ａに新た
な機能を付加したものである。よつて、図に同一
符号で示した端子もしくは信号は第３図のものに
対応している。 FIG. 1 shows a latch circuit 1a in FIG. 3 with a new function added. Terminals or signals designated with the same reference numerals in the figures therefore correspond to those in FIG.
第１図において、ウエイト・セツト信号
はラツチLAT3のデータ入力端子とワンシヨツ
ト・マルチOMのトリガ端子に共通に与えられる
ようになつており、サブCPU側から与えられる
ウエイト・クリア信号はラツチLAT3お
よびワンシヨツト・マルチOMのクリア端子に共
通に与えられている。 In Figure 1, the wait set signal is commonly applied to the data input terminal of latch LAT 3 and the trigger terminal of the one shot multi OM, and the wait clear signal applied from the sub CPU side is applied to latch LAT 3 . It is commonly given to the clear terminal of one-shot and multi-OM.
なお、ワンシヨツト・マルチOMはトリガ信号
が与えられると同時に出力が変化（ここではハイ
レベルに変化）し、抵抗Ｒ、コンデンサＣにより
設定される時間が経過すると元の状態（ローレベ
ル）に復帰するものである。 Note that the output of the one-shot multi-OM changes (changes to high level here) at the same time as the trigger signal is applied, and returns to the original state (low level) after the time set by resistor R and capacitor C has elapsed. It is something.
次いで、ラツチLAT3の出力とワンシヨツト・
マルチOMの出力はナンド・ゲートG1の両入力端
子に加えられ、このゲートG1の出力がウエイト
信号として取り出されている。 Then, the output of latch LAT 3 and the one shot
The output of the multi-OM is applied to both input terminals of a NAND gate G1 , and the output of this gate G1 is taken out as a wait signal.
第２図は各部の信号波形を示したものである。
実装されていないサブCPUに対しデータ伝送を
行つた場合等においてはウエイト・クリア信号
CLEARはハイレベルのままでるが、ウエイト・
セツトと同時にワンシヨツト・マルチOMの時計
がスタートし、所定の時間が経過するとゲート
G1に与えられる信号4をローレベルに落
とし、強制的にウエイト信号を消滅せし
める。 FIG. 2 shows signal waveforms at each part.
When transmitting data to a sub-CPU that is not installed, a wait/clear signal is sent.
CLEAR remains at a high level, but the weight
The one-shot/multi-OM clock starts at the same time as the set, and when the predetermined time has elapsed, the gate starts.
The signal 4 given to G1 is lowered to low level, and the wait signal is forcibly extinguished.
また、正常にウエイト・クリア信号が
与えられた時にはラツチLAT3およびワンシヨン
ト・マルチOMがクリアされるので、前述したと
同様の動作となる。 Furthermore, when the wait clear signal is normally applied, latch LAT 3 and one-shot multi OM are cleared, so the operation is similar to that described above.
なお、ラツチLAT3の出力信号3は正常
なウエイト・クリア信号CLEARが与えられた後
はローベルとなり、ワンシヨツト・マルチOMに
より強制的にウエイト・クリアが行われた場合は
ハイレベルとなつているので、データ伝送の後に
ラツチLAT3の出力3を確認することによ
り、データ伝送が有効に行われたのかどうかを判
断することできる。 Note that output signal 3 of latch LAT 3 becomes low level after a normal wait/clear signal CLEAR is given, and becomes high level when wait/clear is forcibly performed by one shot/multi OM. By checking the output 3 of the latch LAT 3 after data transmission, it can be determined whether the data transmission was performed effectively.
（発明の効果〕
以上のように、本発明にあつては、１つのメイ
ンCPUと、複数のサブCPUと、各CPU間を接続
するデータ・バスと、メインCPUから個々のサ
ブCPUに接続されるCPUセレクト線と、メイン
CPUがサブCPUに対しライト／リードを行う際
にメインCPU自身にウエイト信号を与えるラツ
チ回路と、サブCPUの入出力の完を示すと共に
メインCPUのウエイトを解除するウエイト・ク
リア信号を前記のラツチ回路に与えるウエイト・
クリア線とを備え、メインCPUからのリード／
ラライトによりデータおよびコマンドの伝送を行
うようにしたCPU間データ伝送方式において、
メインCPUのライト／リードの開始から一定時
間してウエイト・クリア信号が与えられない場
合、独自にウエイト・クリア信号を発生してウエ
イを解除するようにしたので、
実際に存在しないサブCPUに対してデータ伝
送が行われた場合、また、回路の故障等により一
部のユニツトだけが正常に動作しない場合にもメ
インCPUが永遠に待ち続けるという不都合がな
くなる。(Effects of the Invention) As described above, the present invention has one main CPU, a plurality of sub CPUs, a data bus that connects each CPU, and a data bus that connects the main CPU to each sub CPU. CPU select line and main
A latch circuit that provides a wait signal to the main CPU itself when the CPU writes/reads to the sub CPU, and a wait/clear signal that indicates the completion of sub CPU input/output and releases the main CPU's wait state. Weight given to the circuit
Equipped with a clear line and a read/write line from the main CPU.
In the inter-CPU data transmission method, which uses larite to transmit data and commands,
If a wait/clear signal is not given after a certain period of time after the start of write/read by the main CPU, a wait/clear signal is generated independently to cancel the wait, so it is possible to cancel the wait/clear signal for a sub CPU that does not actually exist. This eliminates the inconvenience of the main CPU waiting forever when data is transmitted, or even when some units do not operate normally due to circuit failure or the like.
第１図は本発明の一実施例における回路構成
図、第２図はその動作を示す各部の波形図、第３
図は従来例における回路構成図、第４図はその動
作を示す各部の波形図である。
１，２，〜Ｎ……ボード、CPUM……メイン
CPU、CPUS……サブCPU、１ａ……ラツチ回
路、LAT，LAT1……ラツチ、OM……ワンシヨ
ツト・マルチ、DEC……アドレス・デコーダ、
BUF1，BUF3……双方向バツフア、Ｇ，G1……
ゲート、DATA……データ・バス、SELECT…
…CPUセレクト線、……ウエイト・クリ
ア線。
FIG. 1 is a circuit configuration diagram of an embodiment of the present invention, FIG. 2 is a waveform diagram of each part showing its operation, and FIG.
The figure is a circuit configuration diagram of a conventional example, and FIG. 4 is a waveform diagram of each part showing its operation. 1, 2, ~N...Board, CPU M ...Main
CPU, CPU S ...Sub CPU, 1a...Latch circuit, LAT, LAT 1 ...Latch, OM...One shot multi, DEC...Address decoder,
BUF 1 , BUF 3 ... Bidirectional buffer, G, G 1 ...
Gate, DATA...Data bus, SELECT...
...CPU select line, ...wait clear line.
Claims (1)
各CPU間を接続するデータ・バスと、メイン
CPUから個々のサブCPUに接続されるCPUセレ
クト線と、メインCPUがサブCPUに対しライ
ト／リードを行う際にメインCPU自身にウエイ
ト信号を与えるラツチ回路と、サブCPUの入出
力の完了を示すと共にメインCPUのウエイトを
解除するウエイト・クリア信号を前記のラツチ回
路に与えるウエイト・クリア線とを備え、メイン
CPUからのリード／ライトによりデータおよび
コマンドの伝送を行うようにしたCPU間データ
伝送方式において、 メインCPUのライト／リードの開始から一定
時間してウエイト・クリア信号が与えられない場
合、独自にウエイト・クリア信号を発生してウエ
イトを解除することを特徴としたCPU間データ
伝送方式。[Claims] 1. One main CPU, multiple sub CPUs,
The data bus connecting each CPU and the main
A CPU select line that connects the CPU to each sub-CPU, a latch circuit that gives a wait signal to the main CPU itself when the main CPU writes/reads to the sub-CPU, and a latch circuit that indicates completion of input/output to the sub-CPU. The main
In an inter-CPU data transmission method in which data and commands are transmitted by reading/writing from the CPU, if a wait/clear signal is not given for a certain period of time after the start of writing/reading from the main CPU, a wait/clear signal is automatically sent. - An inter-CPU data transmission method that generates a clear signal to release the wait state.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5381485A JPS61213959A (en) | 1985-03-18 | 1985-03-18 | Data transmission system between cpus |
| GB8603846A GB2173326B (en) | 1985-03-18 | 1986-02-17 | Data transmission system |
| US06/830,101 US4831516A (en) | 1985-03-18 | 1986-02-18 | Data transmission system between a main CPU board having a wait signal generating latch and a plurality of CPU boards |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5381485A JPS61213959A (en) | 1985-03-18 | 1985-03-18 | Data transmission system between cpus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61213959A JPS61213959A (en) | 1986-09-22 |
| JPH0433067B2 true JPH0433067B2 (en) | 1992-06-02 |
Family
ID=12953261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5381485A Granted JPS61213959A (en) | 1985-03-18 | 1985-03-18 | Data transmission system between cpus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61213959A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108155A (en) * | 1980-01-31 | 1981-08-27 | Omron Tateisi Electronics Co | Protecting device for microprocessor |
| JPS5878251A (en) * | 1981-11-04 | 1983-05-11 | Toshiba Corp | Data transfer system |
| JPS59751A (en) * | 1982-06-25 | 1984-01-05 | Hitachi Zosen Corp | Failure detecting method of electronic computer |
-
1985
- 1985-03-18 JP JP5381485A patent/JPS61213959A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108155A (en) * | 1980-01-31 | 1981-08-27 | Omron Tateisi Electronics Co | Protecting device for microprocessor |
| JPS5878251A (en) * | 1981-11-04 | 1983-05-11 | Toshiba Corp | Data transfer system |
| JPS59751A (en) * | 1982-06-25 | 1984-01-05 | Hitachi Zosen Corp | Failure detecting method of electronic computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61213959A (en) | 1986-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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