KR950008393B1

KR950008393B1 - Arbeiter delay circuit for multiprocessor system

Info

Publication number: KR950008393B1
Application number: KR1019900015361A
Authority: KR
Inventors: 이승희
Original assignee: 삼성항공산업주식회사; 안시환
Priority date: 1990-09-27
Filing date: 1990-09-27
Publication date: 1995-07-28
Also published as: KR920006860A

Abstract

The circuit provides accurate and fast data processing among the system processors by preventing the data collision, which is usually generated in the shared memory, of the multi-processor system. The circuit includes: (a) an address decoder(20) which designates the memory location in the system processor(10); (b) a status register(30) which generates level signal according to the selected data through the data line; (c) a bus arbiter(40) which generates bus control signals by using the address decoder output; (d) a master set module(50) which combines the level signal of the status register(30) and the bus request signal to generate output signal.

Description

Multi-Process System Arbiter Delay Circuit

제1도는 통상적인 멀티프로세스 시스템의 구성도.1 is a block diagram of a conventional multiprocess system.

제2도는 본 발명의 상세한 구성도.2 is a detailed configuration diagram of the present invention.

제3도는 제2도에 따른 멀티프로세스 시스템에서 버스충돌이 얼어나지 않을 경우의 파형도.3 is a waveform diagram when a bus collision does not freeze in the multiprocess system according to FIG.

제4도는 제2도에 따른 멀티프로세스 시스템에서 버스충돌이 얼어날 경우의 파형도.4 is a waveform diagram when the bus crash is frozen in the multiprocess system according to FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 : 시스템 프로세서 20 : 어드레스 디코더10 system processor 20 address decoder

30 : 상태레지스터 40 : 버스제어부30: state register 40: bus control unit

50 : 마스터세트모듈 60 : 충돌방지모듈50: master set module 60: collision avoidance module

70 : 마스터 제어부 80 : 마스터선택버퍼70: master control unit 80: master selection buffer

90,100 : 버퍼 110,120,130 : 점퍼블록90,100: Buffer 110,120,130: Jumper block

본 발명은 멀티프로세스 시스템 아비터(arbitor)지연회로에 관한 것으로, 특히 산업용 로보트 및 컴퓨터등에 사용된 멀티프로세스 시스템에 있어서 프로세스간의 버스조정, 버스충돌방지, 및 시스템 마스터선택을 행할 수 있도록 함으로써 데이타 통신을 원활히 하기 위한 아비터지연회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-process system arbiter delay circuit. In particular, in a multi-process system used in industrial robots and computers, inter-process bus coordination, bus collision prevention, and system master selection can be performed. The present invention relates to an arbiter delay circuit for smoothing.

통상적인 멀티프로세스 시스템은 제1도에 도시되어 있는바, 공유램(1)을 공유하기 위하여 시간제어부(2)는 시간분배용 제어신호를 출력하여 버스아비터지연회로(5)에 연결된 버스를 제어한다. 상기 버스아비터지연회로(5)에 연결된 시스템 프로세서(3,4)들간의 데이터통신은 시간제어부(2)에 의해서 동기된 시간내에서만 수행할 수 있으며, 멀티플렉싱 작용에 의해서 시스템 프로세서(3,4)들이 제한받게 된다. 이때, 상기 버스아비터지연회로(5)가 계속해서 멀티플렉싱하게 되면 시스템의 확장 및 데이터 교환에 충돌이 일어나게 되며, 시스템 프로세서(3,4)들은 분배된 시간에 의해서 순차적으로 작동되므로 필요이상의 시간이 소요되는 제반결점이 있었다.A typical multi-process system is shown in FIG. 1, in order to share the shared RAM 1, the time controller 2 outputs a time distribution control signal to control a bus connected to the bus arbiter delay circuit 5. do. The data communication between the system processors 3 and 4 connected to the bus arbiter delay circuit 5 can be performed only within the time synchronized by the time controller 2, and the system processors 3 and 4 are operated by the multiplexing action. Will be restricted. At this time, if the bus arbiter delay circuit 5 is continuously multiplexed, a collision occurs in the expansion and data exchange of the system, and since the system processors 3 and 4 are sequentially operated by the distributed time, it takes more time than necessary. There were all the drawbacks.

따라서 본 발명은 상기와 같은 제반결점을 해결하기 위하여 창출한 것으로서 멀티프로세스 시스템의 공유 메모리에서 발생하는 데이터의 충돌을 방지함으로써 시스템 프로세서들간의 데이터 처리를 빠르고 정확하게 할 수 있으며, 또한 사용자가 시스템 마스터를 자의적으로 조정함으로써 통신속도의 원활함 및 사용상 편의를 가져다 주는 아비터지연회로를 제공하는데 그 목적이 있다.Therefore, the present invention was created to solve the above-mentioned shortcomings, thereby preventing data collisions occurring in the shared memory of the multi-process system, thereby enabling fast and accurate data processing between system processors. It is an object of the present invention to provide an arbiter delay circuit that brings about smooth communication speed and convenience in use by arbitrarily adjusting.

상기 목적을 달성하기 위하여 본 발명은, 시스템 프로세서를 이용하여 데이터 통신을 하기 위한 멀티프로세스 시스템에 있어서 상기 시스템 프로세서내의 기억장소를 나타내기 위하여 지정된 번지를 선택하는 어드레스 디코더와; 상기 시스템 프로세서와 버퍼를 연결하는 데이터라인을 통해서 전송되는 데이터를 상기 어드레스 디코더에서 전송되는 신호로 선택함에 따른 레벨신호를 출력하는 상태레지스터와; 상기 어드레스 디코더에서 출력하는 신호를 받아서 버스제어신호들을 각 점퍼블록으로 출력하는 버스제어부와; 상기 상태 레지스터의 레벨신호와 상기 버스제어부의 버스요구신호를 조합하여 그 조합신호를 출력하는 마스터세트모듈과; 상기 마스터세트모듈의 출력신호와 데이지체인을 이루는 백플레인에서 전송되는 버스양도신호를 조합하여 그 조합신호를 버스제어부에 전송하는 충돌방지모듈과; 상기 시스템 프로세서에서 출력되는 신호에 따라서 시스템 제어신호들을 출력하는 마스터제어부와; 상기 마스터제어부에서 출력되는 시스템 제어신호들을 상태레지스터의 출력신호에 따라서 선택하여 데이지체인을 이루는 백플레인으로 전송하는 마스터선택버퍼를 포함함을 특징으로 한다.In order to achieve the above object, the present invention provides a multi-process system for data communication using a system processor, comprising: an address decoder for selecting a designated address to indicate a storage location in the system processor; A state register for outputting a level signal according to selecting data transmitted through a data line connecting the system processor and a buffer to a signal transmitted from the address decoder; A bus controller which receives a signal output from the address decoder and outputs bus control signals to each jumper block; A master set module for combining the level signal of the status register with the bus request signal of the bus control unit and outputting the combined signal; An anti-collision module for combining the output signal of the master set module with the bus transfer signal transmitted from a backplane forming a daisy chain and transmitting the combined signal to a bus controller; A master controller for outputting system control signals according to a signal output from the system processor; And a master selection buffer for selecting the system control signals output from the master controller according to the output signals of the state registers and transmitting them to the backplane forming a daisy chain.

이하 첨부된 도면을 참조하여 본 발명을 상세히 기술하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 의한 버스아비터지연회로의 구성을 도시한 개요도이다.2 is a schematic diagram showing the configuration of a bus arbiter delay circuit according to the present invention.

제2도에 의하면, 본 발명에 의한 버스아비터지연회로는 시스템 프로세서(10)내의 기억장소를 나타내기 위하여 지정된 번지를 선택하는 어드레스 디코더(20)와; 상기 시스템 프로세서(10)와 버퍼(90)를 연결하는 데이터 라인을 통해서 전송되는 데이터를 상기 어드레스 디코더(20)에서 전송되는 신호로 선택함에 따른 레벨신호를 출력하는 상태레지스터(30)와; 상기 어드레스 디코더(20)에서 출력되는 신호를 받아서 버스요구신호(BR), 버스비지신호(BBSY), 버스양도신호(BGO) 등을 출력하는 버스제어부(40)와; 상기 상태레지스터(30)의 레벨신호와 상기 버스제어부(40)의 버스요구신호를 조합하여 그 조합신호를 출력하는 마스터세트모듈(50)과; 상기 마스터세트모듈(50)의 출력신호와 데이지체인을 이루는 백플레인(140)에서 전송되는 버스양도신호(BGIN)를 조합하여 그 조합신호를 버스제어부(40)에 전송하는 충돌방지모듈(60)과; 상기 시스템 프로세서(10)에서 출력되는 신호에 따라서 버스에러신호(BERR), 시스템 클럭신호(SYS CLK), 시스템 리세트신호(SYS RESET) 등을 출력하는 마스터제어부(70)와; 상기 마스터제어부(70)에서 출력되는 버스에러신호(BERR), 시스템 클럭신호(SYS CLK), 시스템 리세트신호(SYS RESET) 등을 상태레지스터(30)의 출력신호에 따라서 선택하여 데이지체인을 이루는 백플레인(140)내의 버스로 전송하는 마스터선택버퍼(80)를 포함하여 구성된다.2, the bus arbiter delay circuit according to the present invention comprises: an address decoder 20 for selecting a designated address to indicate a storage location in the system processor 10; A state register (30) for outputting a level signal according to the data transmitted through the data line connecting the system processor (10) and the buffer (90) as a signal transmitted from the address decoder (20); A bus controller 40 which receives a signal output from the address decoder 20 and outputs a bus request signal BR, a bus busy signal BBSY, a bus transfer signal BGO, and the like; A master set module 50 for combining the level signal of the state register 30 and the bus request signal of the bus controller 40 and outputting the combined signal; The collision prevention module 60 which combines the output signal of the master set module 50 and the bus transfer signal BGIN transmitted from the backplane 140 forming a daisy chain and transmits the combined signal to the bus controller 40, ; A master controller (70) for outputting a bus error signal (BERR), a system clock signal (SYS CLK), a system reset signal (SYS RESET), etc. according to the signal output from the system processor 10; A bus error signal (BERR), a system clock signal (SYS CLK), a system reset signal (SYS RESET), and the like output from the master controller 70 are selected according to the output signal of the state register 30 to form a daisy chain. It is configured to include a master selection buffer 80 to transmit to the bus in the backplane 140.

상기한 바와 같이 구성을 갖는 본 발명을 보다 상세히 설명하기로 한다.The present invention having the configuration as described above will be described in more detail.

제2도에 의하면, 데이지체인(daisy-chain)을 이루는 시스템 프로세서간에 버스충돌이 일어나지 않은 경우를 제3도에 도시된 파형도와 함께 설명하면 다음과 같다. 시스템 프로세서(10)에서 출력되는 어드레스 신호가 어드레스 디코더(20)에 전송되면, 이 어드레스 디코더(20)는 제3도에 도시된 AD신호를 버스제어부(40)에 전송한다. 이때, 상기 버스제어부(40)는 버스요구신호인 제3도의 BR신호를 발생하게 되는데, 데이지체인을 이루는 다른 시스템 프로세서가 백플레인(140)내의 버스를 사용하지 않으면 버스비지신호(BBSY), 버스양도입력신호(BGI), 버스양도출력신호(BGO) 등은 "하이"레벨을 유지한다. 상기 버스제어부(40)의 버스요구(Bus Request; BR)신호와 상태레지스터(30)의 출력신호가 마스터세트모듈(50)에 인가되면, 이 마스터세트모듈(50)은 "로우"신호로 액티브된 제3도의 MD1신호를 충돌방지모듈(60)에 전송한다. 이때, 상기 충돌방지모듈(60)의 출력신호도 "로우"신호로 액티브되어 제3도의 BGI 신호 형태로 버스제어부(40)의 버스양도입력신호단자(BGI)에 입력된다.Referring to FIG. 2, a bus collision does not occur between system processors forming a daisy-chain together with the waveform diagram shown in FIG. 3. When the address signal output from the system processor 10 is transmitted to the address decoder 20, the address decoder 20 transmits the AD signal shown in FIG. 3 to the bus controller 40. FIG. At this time, the bus controller 40 generates the BR signal of FIG. 3, which is a bus request signal. When another system processor constituting the daisy chain does not use the bus in the backplane 140, the bus busy signal BBSY and the bus transfer are performed. The input signal BGI, the bus transfer output signal BGO, and the like maintain a "high" level. When a bus request (BR) signal of the bus control unit 40 and an output signal of the state register 30 are applied to the master set module 50, the master set module 50 is activated with a "low" signal. The MD1 signal of FIG. 3 is transmitted to the collision avoidance module 60. At this time, the output signal of the collision avoidance module 60 is also activated as a "low" signal is input to the bus transfer input signal terminal (BGI) of the bus control unit 40 in the form of the BGI signal of FIG.

제3도의 BGI신호가 상기 버스제어부(40)에 인가되면, 이 버스제어부(40)는 버스비지신호(BBSY), 버스양도출력신호(BGO)를 제3도의 파형과 같이 발생시킨다. 이때, 사기 버스비지신호(BBSY)는 그대로 백플레인(140)내의 버스로 전송되고 버스양도출력신호(BGO)는 점퍼블록(120)를 통하여 백플레인(140)내의 버스로 전송된다.When the BGI signal of FIG. 3 is applied to the bus controller 40, the bus controller 40 generates a bus busy signal BBSY and a bus transfer output signal BGO as shown in FIG. At this time, the fraud bus busy signal BBSY is transmitted to the bus in the backplane 140 as it is, and the bus transfer output signal BGO is transmitted to the bus in the backplane 140 through the jumper block 120.

한편, 시스템 프로세서간에 버스충돌이 일어나는 경우는 제4도에 도시된 파형도와 함께 설명하면 다음과 같다.Meanwhile, a bus collision between system processors will be described below with reference to the waveform diagram shown in FIG. 4.

두개 이상의 시스템 프로세서가 동시에 버스를 이용하고자 할때 상기 시스템 프로세서(10)는 제4도의 BR신호를 발생하며 다른 시스템 프로세서도 제4도의 BR신호를 발생한다. 이때, 상기 시스템 프로세서(10)에 가장 가까운 시스템 프로세서의 아비터지연회로에서 전송되는 제4도의 버스양도신호(BGIN)를 백플레인(140)에 연결된 점퍼블록(130)을 통해서 충돌방지모듈(60)에 인가시킨다. 오아게이트로 구성되어 있는 상기 충돌방지모듈(60)에 버스양도신호(BGIN)가 인가되면 버스제어부(40)의 버스양도입력신호(BGI)는 제4도에 도시된 바와 같이 "로우"신호로 액티브되어 버스처리가 완료된다. 이때, 다른 시스템 프로세서에 의한 BR 신호에 의해서 버스제어부(40)의 버스양도출력신호(BGO)는 제4도에 도시된 바와 같은 형태로 점퍼블록(120)을 통과하여 백플레인(140)내의 버스에 전송된다. 상기 백플레인(140)의 버스에 버스양도출력신호(BGO)가 전송되면 데이지체인을 구성하는 다른 시스템 포그세서에 인가되는 버스양도신호(BGIN)를 "로우"신호로 액티브하게 되므로 BR신호 동작이 중지된다. 따라서, 충돌방지모듈(60)은 버스양도신호(BGIN)와 마스터세트모듈(50)에 인가되는 제4도의 BR신호동작에 의해서 시스템 프로세서(10)가 포함된 본 발명의 아비터 및 주변회로에 가장 가까운 시스템 프로세서를 동작시키며, 그 다음에 버스양도신호(BGIN)에 의해서 다른 시스템 프로세서를 동작시키게 된다.When two or more system processors intend to use the bus at the same time, the system processor 10 generates the BR signal of FIG. 4 and the other system processor generates the BR signal of FIG. At this time, the bus transfer signal BGIN of FIG. 4 transmitted from the arbiter delay circuit of the system processor closest to the system processor 10 is transmitted to the collision avoidance module 60 through the jumper block 130 connected to the backplane 140. Allow it. When a bus transfer signal BGIN is applied to the collision avoidance module 60 that is configured as an oragate, the bus transfer input signal BGI of the bus controller 40 is converted into a "low" signal as shown in FIG. It is activated and bus processing is completed. At this time, the bus transfer output signal BGO of the bus control unit 40 is transmitted to the bus in the backplane 140 by the jumper block 120 in the form as shown in FIG. Is sent. When the bus transfer output signal (BGO) is transmitted to the bus of the backplane 140, the BR transfer operation is stopped because the bus transfer signal (BGIN) applied to the other system foggers forming the daisy chain is activated as a "low" signal. do. Accordingly, the collision avoidance module 60 is applied to the arbiter and the peripheral circuit of the present invention including the system processor 10 by the BR signal operation of FIG. 4 applied to the bus transfer signal BGIN and the master set module 50. A nearby system processor is operated, and then another system processor is operated by a bus transfer signal (BGIN).

상기와 같이 2개이상의 시스템 프로세서가 동시에 백플레인(140)내의 버스를 사용할때는 데이지체인의 버스신호에 의해서 프로세서를 먼저 동작시키고, 이 시스템 프로세서가 수행완료 후에 다른쪽 시스템 프로세서가 동작을 하게 된다. 이때, 상기 시스템 프로세서(10)가 동작중에는 다른 시스템 프로세서는 웨이트 상태로 변한다.As described above, when two or more system processors simultaneously use the bus in the backplane 140, the processor first operates by the bus signal of the daisy chain, and the other system processor operates after the system processor completes its execution. At this time, while the system processor 10 is operating, the other system processor changes to the weight state.

상기에서 설명한 바와 같이 시스템 프로세서(10)에 가까운 시스템 프로세서부터 버스지연이 일어나서 동작하게 되므로 상태레지스터(30)에 데이터를 세트하면 마스터세트모듈(50)이 시스템 마스터가 되어 항상 최우선적으로 버스조정이 이루어진다. 또한, 마스터선택버퍼(80)의 인에이블단을 "온"시켜 마스터제어부(70)에서 출력되는 버스에러신호(BERR), 시스템클럭신호(SYS CLK), 시스템 리세트신호(SYSY RESET)를 백플레인(140)내의 버스에 전송시킴으로써 시스템 프로세서(100)가 마스터가 된다. 이때 프로그램으로 인하여 다른 시스템 프로세서가 마스터가 되어 있으면 자동으로 리세트되도록 유저가 상태레지스터(30)를 클리어시켜야 한다.As described above, since the bus delay occurs from the system processor close to the system processor 10, when the data is set in the state register 30, the master set module 50 becomes the system master so that bus adjustment is always the first priority. Is done. In addition, the enable stage of the master selection buffer 80 is turned "on" and the bus error signal BERR, the system clock signal SYS CLK, and the system reset signal SYSY RESET output from the master controller 70 are backplaneed. The system processor 100 becomes a master by transmitting to the bus in 140. At this time, the user should clear the state register 30 so that it is automatically reset when another system processor becomes the master due to the program.

상술한 바와 같이 본 발명을 버스충돌이 일어날 경우에 자연적으로 지연이 발생하여 버스충돌을 막아주며 시스템 마스터를 선택할 수 있는 이점이 있다.As described above, in the case of a bus collision, the present invention naturally has a delay, thereby preventing a bus collision and selecting a system master.

Claims

1. A multiprocess system for data communication using a system processor (10), comprising: an address decoder (20) for selecting a designated address to indicate a storage location in the system processor (10); A state register (30) for outputting a level signal according to the data transmitted through the data line connecting the system processor (10) and the buffer (90) as a signal transmitted from the address decoder (20); A bus controller 40 which receives a signal output from the address decoder 20 and outputs bus control signals to each jumper block; A master set module 50 for combining the level signal of the state register 30 with the bus request signal of the bus control unit 40 and outputting the combined signal; An anti-collision module 60 for combining the output signal of the master set module 50 with the bus transfer signal transmitted from the backplane 140 forming a daisy chain and transmitting the combined signal to the bus controller 40; A master controller (70) for outputting system control signals in accordance with the signal output from the system processor (10); And a master selection buffer (80) for selecting the system control signals output from the master controller (70) according to the output signal of the state register (30) and transmitting them to the backplane (140) forming a daisy chain. Arbiter delay circuit of the process system.

The method of claim 1, wherein the collision avoidance module 60 connects the bus transfer signal transmitted from the backplane 140 of the daisy chain and the signal transmitted from the master set module 50 to an oragate so that a bus collision occurs. A low delay active circuit is output to control the bus control unit 40 to prevent the bus collision, Arbiter delay circuit of the multi-process system.