KR100242690B1 - Control device of subsystem using address line - Google Patents

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Abstract

본 발명은 하나의 상위 프로세서와, 상기 상위 프로세서의 제어를 받는 다수의 하위 장치로 구성된 데이터 프로세싱 시스템에 관한 것으로, 각각의 하위 주변장치에는 서로 중복되지 않은 다수개의 물리적 어드레스 신호가 할당되어 있으며, 각각의 상기 어드레스 신호는 각각의 하위 주변장치에 대하여 그에 대응하는 특정 동작을 수행하도록 제어하는 제어 코드로서 사용되며, 상기 어드레스 신호는 어드레스라인을 통하여 상기 상위 프로세서로부터 상기 하위장치로 전송됨으로써 상위 프로세서는 특정한 하나의 하위 주변 장치를 제어할 수 있다.The present invention relates to a data processing system including one upper processor and a plurality of lower devices under the control of the upper processor. Each lower peripheral device is assigned a plurality of physical address signals that are not duplicated with each other. The address signal of is used as a control code for controlling each lower peripheral device to perform a corresponding specific operation, and the address signal is transmitted from the upper processor to the lower device through an address line so that the upper processor can identify One sub peripheral device can be controlled.

Description

어드레스 라인을 이용한 하위 장치 제어 장치Sub-device control device using address line

본 발명은 하나의 상위 프로세서가 다수의 주변 장치를 갖는 데이터 프로세싱 시스템에 관한 것으로, 보다 상세히 말해서, 하나의 신호라인을 사용하여 상위 프로세서가 하위 주변장치를 제어하는 데이터 프로세싱 시스템에 관한 것이다.The present invention relates to a data processing system in which one upper processor has a plurality of peripherals, and more particularly, to a data processing system in which the upper processor controls the lower peripheral using one signal line.

일반적으로, 데이터 프로세싱 시스템은 하나의 상위 개념이 프로세서가 다수의 하위 개념의 주변 장치를 제어한다. 이때, 주변 장치는 상위 프로세서의 제어하에 있지만 그 상위 프로세서의 일부가 아닌 장치로서 상위 프로세서이외의 입출력장치, 콘솔 및 온라인 시스템에서의 데이터 통신 장치나 단말 장치 등을 포함한다.In general, a data processing system has one higher concept in which the processor controls a plurality of lower concept peripherals. In this case, the peripheral device is a device which is under the control of the upper processor but is not part of the upper processor, and includes an input / output device other than the upper processor, a console, and a data communication device or a terminal device in an online system.

제1도는 상술한 개념의 데이터 프로세싱 시스템의 블록 구성도로서 하나의 상위 프로세서(10)와 하위의 다수의 주변장치(20,30)와 상위 프로세서(10)와 다수의 주변장치(20,30)간의 신호 전송을 위한 데이터 라인(12), 어드레스 라인(14) 및 콘트롤 라인(16)으로 구성된다.FIG. 1 is a block diagram of a data processing system of the above-described concept, and includes one upper processor 10, a plurality of lower peripherals 20 and 30, and a higher processor 10 and a plurality of peripherals 20 and 30. It consists of a data line 12, an address line 14 and a control line 16 for signal transmission between the two.

각각의 하위 주변장치(20,30)는 자신을 지정하는 할당된 물리적 어드레스를 가지고 있으며, 상위 프로세서(10)는 어드레스 라인(14)상에 상술한 물리적 어드레스를 전송함으로써 특정한 하나의 하위 주변장치(20) 또는 (30)을 지정할 수 있으며, 지정된 하나의 하위 주변장치에 대하여 데이터 라인(12)를 통하여 데이터를 전송하고, 콘트롤 라인(16)을 통하여 콘트롤 신호를 제공함으로써 전송된 데이터를 기록하게할 수 있다.Each lower peripheral 20,30 has an assigned physical address that designates itself, and the upper processor 10 sends the specified physical address on the address line 14 by sending a specific lower peripheral ( 20) or (30) can be specified, and data can be recorded by transmitting data through the data line 12 and providing a control signal through the control line 16 to one designated lower peripheral device. Can be.

또한 각각의 하위 주변장치(20,30)는 그 내부에 상위 프로세서(10)가 지정하는 논리적 어드레스가 할당되어있는 레지스터(25,35)를 구비하고있다. 상위 프로세서(10)는 데이터 라인(12), 어드레스 라인(14) 및 데이터 라인(16)을 이용하여 원하는 하위 주변장치에 접근한다음 내부 레지스터(25,35)에 약속된 코드를 써넣음으로써 하위 주변장치를 제어할 수 있다.Each of the lower peripherals 20 and 30 has registers 25 and 35 in which logical addresses designated by the upper processor 10 are assigned. The upper processor 10 accesses the desired lower peripheral device using the data line 12, the address line 14 and the data line 16, and then writes the promised code into the internal registers 25 and 35. Peripherals can be controlled.

상술한 바와같은 데이터 프로세싱 시스템은 상위 프로세서와 하위 주변 장치사이에 데이터 라인, 어드레스 라인 및 데이터 라인이 모두 접속되어 있어야하기 때문에 시스템 구성에서 복잡성을 야기시킬수있으며, 상위 프로세서로부터 하위 주변장치로 간단한 제어 코드를 전송하는 경우에도 데이터 라인, 어드레스 라인 및 데이터 라인을 모두 제어해주어야하기 때문에 시스템의 구현이 복잡해진다는 문제가 있었다.The data processing system as described above may cause complexity in the system configuration because the data line, the address line and the data line must all be connected between the upper processor and the lower peripheral device. Even in the case of transmitting C, the data line, the address line, and the data line have to be controlled.

그러므로, 본 발명은 상술한 문제를 해결하기위하여 안출된 것으로, 하나의 하나의 상위 프로세서가 다수의 하위 주변 장치를 제어하는 데이터 프로세싱 시스템에서 어드레스 라인을 이용하여 하위 주변장치를 제어하는 데이터 프로세싱 시스템을 제공하는 것을 그 목적으로 한다.Therefore, the present invention has been made to solve the above-described problem, and a data processing system for controlling a lower peripheral device using an address line in a data processing system in which one upper processor controls a plurality of lower peripheral devices is provided. Its purpose is to provide.

상술한 목적을 달성하기위한 본 발명에 따른 데이터 프로세싱 시스템은, 하나의 상위 프로세서; 상기 상위 프로세서의 제어를 받는 다수의 주변장치로서, 각각의 하위 주변장치에는 서로 중복되지 않은 다수개의 물리적 어드레스 신호가 할당되어 있는 상기 다수의 하위 주변장치; 각각의 상기 어드레스 신호는 각각의 하위 주변장치에 대하여 그에 대응하는 특정 동작을 수행하도록 제어하는 제어 코드로서 사용되며; 상기 특정한 하위 주변장치에 대하여 상기 특정 동작을 수행하도록 제어하기 위한 사용되는 어드레스 신호를 상기 상위 프로세서로부터 상기 하위 주변장치로 전송하는 어드레스 라인으로 구성된 것을 특징으로 한다.Data processing system according to the present invention for achieving the above object, one upper processor; A plurality of peripheral devices controlled by the upper processor, each lower peripheral device being assigned a plurality of physical address signals which are not overlapped with each other; Each said address signal is used as a control code for controlling each lower peripheral device to perform a corresponding specific operation; And an address line for transmitting an address signal used to control the specific lower peripheral device to perform the specific operation from the upper processor to the lower peripheral device.

제1도는 종래 기술의 데이터 프로세싱 시스템의 블록 구성도.1 is a block diagram of a prior art data processing system.

제2도는 본 발명의 바람직한 실시예에 따른 데이터 프로세싱 시스템의 블록 구성도.2 is a block diagram of a data processing system according to a preferred embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10, 50 : 상위 프로세서 20, 30, 60, 70 : 하위 주변장치10, 50: upper processor 20, 30, 60, 70: lower peripheral

25, 35 : 내부 레지스터25, 35: internal register

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명의 바람직한 실시예에 따른 데이터 프로세싱 시스템의 블록구성도로서, 하나의 상위 프로세서(50)와 다수의 하위 주변 장치(60,70)의 상위 프로세서(50)와 하위 주변 장치(60,70)간의 신호 전송을 위한 하나의 라인, 예를 들면, 어드레스 라인(52)으로 구성된다.2 is a block diagram of a data processing system according to an exemplary embodiment of the present invention, in which the upper processor 50 and the lower peripheral device 60 of one upper processor 50 and the plurality of lower peripheral devices 60 and 70 are shown. And one line for signal transmission between the lines 70, for example, the address line 52.

하위 주변 장치(60,70)에는 데이터 프로세싱 시스템에서 현재 사용하지않는 물리적 어드레스 신호가 중복되지않도록 할당되어있으며, 상위 프로세서(50)는 각각의 하위 주변장치(60,70)에 대하여 할당된 미사용 어드레스 신호에 대한 정보를 가지고 있다. 이러한 어드레스 신호는 하위 주변장치(60) 또는 (70)중의 특정한 하위주변장치를 지정하는 어드레스 신호이면서 지정된 특정 하위 주변장치를 제어하는 제어 코드로서 겸용하여 사용된다. 다시 말해서, 상위 프로세서와 하위 주변장치는 서로 약정되어 있는 각기 상이한 어드레스 신호 겸용 제어코드를 사용하는 것으로, 이 어드레스 겸용 제어코드는 각각의 하위 주변장치(60,70)마다 제어기능에 따라 각기 상이하게 할당되어 있다.The lower peripheral devices 60 and 70 are allocated so that physical address signals that are not currently used in the data processing system are not duplicated, and the upper processor 50 assigns unused addresses assigned to the respective lower peripheral devices 60 and 70. It has information about the signal. Such an address signal is an address signal for designating a specific lower peripheral device in the lower peripheral device 60 or 70 and is used as a control code for controlling the specified specific lower peripheral device. In other words, the upper processor and the lower peripheral device use different address signal control codes that are contracted with each other, and the address control code differs according to the control function for each lower peripheral device 60 and 70. Is assigned.

그 동작에 있어서, 상위 프로세서(50)는 어드레스 라인(52)상에 각각의 하위 주변장치(60) 또는 (70)에 할당된 어드레스 신호를 전송한다. 이 어드레스 신호는 각각의 하위 주변장치(60) 또는 (70)를 지정하는 어드레스 신호이면서 지정된 특정 하위 주변장치에 대하여 특정한 제어 동작을 유발시키는 제어 코드로서, 상위 프로세서(50)와 하위 주변장치(50) 또는 (70)간에 서로 약정되어 있는 신호이다. 따라서, 전송된 어드레스 신호에 의해 약정된 특정한 하나의 하위 주변장치(50) 또는 (70)이 선택되면, 선택된 특정한 하위 주변장치(50) 또는 (70)는 어드레스 신호의 제어 코드값에 대응하는 동작을 수행한다.In operation, the upper processor 50 transmits an address signal assigned to each lower peripheral 60 or 70 on the address line 52. The address signal is an address signal designating each lower peripheral device 60 or 70 and a control code for causing a specific control operation for a specific designated lower peripheral device. The upper processor 50 and the lower peripheral device 50 Or (70) is a signal agreed to each other. Thus, if one particular lower peripheral 50 or 70 contracted by the transmitted address signal is selected, then the selected specific lower peripheral 50 or 70 operates in response to the control code value of the address signal. Do this.

다시 말해서, 상위 프로세서(50)는 어드레스 라인(52)상에 각각의 하위 주변장치(60) 또는 (70)에 대하여 어드레스 라인(52)상에 어드레스 신호를 사용하여 특정한 하나의 하위 주변장치(60) 또는 (70)에 접근하는 것으로 제어가 이루어진다. 즉, 상위 프로세서(50)는 어드레스 라인(52)를 통하여 특정한 하나의 하위 주변 장치를 제어하는 제어 코드를 전송하는 것으로써 주변장치에 대한 제어가 이루어지게 된다.In other words, the upper processor 50 uses an address signal on the address line 52 for each lower peripheral 60 or 70 on the address line 52 to specify one particular lower peripheral 60. Or 70 is controlled. That is, the upper processor 50 controls the peripheral device by transmitting a control code for controlling one specific lower peripheral device through the address line 52.

이상 설명한 바와같이, 본 발명에 따라서 데이터 프로세싱 시스템에서 어드레스 라인만을 사용하여 주변 하위 주변장치를 제어할수있게되므로 간단한 구성으로 시스템의 구현이 가능해지며, 모든 신호가 어드레스 라인을 통하여 이루어지므로 신호 제어를 위하여 별도의 제어 장치가 필요없게 되어 신뢰성있는 제어가 수행될수있다.As described above, according to the present invention, it is possible to control the peripheral peripheral devices using only the address line in the data processing system, so that the system can be implemented with a simple configuration. There is no need for a separate control device so that reliable control can be performed.

Claims (1)

데이터 프로세싱 시스템에 있어서, 하나의 상위 프로세서; 상기 상위 프로세서의 제어를 받는 다수의 하위 주변장치로서, 각각의 하위 주변장치에는 서로 중복되지 않은 다수개의 물리적 어드레스 신호가 할당되어 있으며, 각각의 상기 어드레스 신호는 각각의 하위 주변장치에 대하여 그에 대응하는 특정 동작을 수행하도록 제어하는 제어 코드로서 사용되는 상기 다수의 하위 주변장치; 상기 특정한 하위 주변장치에 대하여 상기 특정 동작을 수행하도록 제어하기 위한 사용되는 어드레스 신호를 상기 상위 프로세서로부터 상기 하위 주변장치로 전송하는 어드레스 라인으로 구성된 것을 특징으로 하는 데이터 프로세싱 시스템.A data processing system, comprising: one upper processor; A plurality of lower peripheral devices controlled by the upper processor, each lower peripheral device is assigned a plurality of physical address signals that are not duplicated with each other, and each of the address signals corresponds to each lower peripheral device. The plurality of lower peripherals used as control codes to control to perform a specific operation; And an address line for transmitting an address signal used for controlling the specific lower peripheral device to perform the specific operation from the upper processor to the lower peripheral device.
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KR920006860A (en) * 1990-09-27 1992-04-28 안시환 Multi-Process System Arbiter Delay Circuit
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