CS219319B2 - Method of executing the instructions for treating the data gradually received in the given signal sequence - Google Patents
Method of executing the instructions for treating the data gradually received in the given signal sequence Download PDFInfo
- Publication number
- CS219319B2 CS219319B2 CS763237A CS323776A CS219319B2 CS 219319 B2 CS219319 B2 CS 219319B2 CS 763237 A CS763237 A CS 763237A CS 323776 A CS323776 A CS 323776A CS 219319 B2 CS219319 B2 CS 219319B2
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- instruction
- data
- gate
- type
- instructions
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
- Executing Machine-Instructions (AREA)
Description
(54) Způsob provádění instrukcí ke zpracování dat postupně získaných v dané posloupnosti signálů
Vynález se týká způsobu provádění instrukcí ke zpracování dat postupně získaných v dané posloupnosti signálů, přičemž proti známým Způsobům se podle vynálezu pro zlvýšení rychlosti zpracování dat během první a druhé části prováděcího· intervalu instrukce druhého typu přikazuje vysílání dat divou operačních jednotek a přenos dat mezi těmito operačními jednotkami, prováděcí interval instrukce prvního typu se ukončuje 'během probíhající snímací fáze, během které se rovněž ukončuje první část prováděcího intervalu instrukce druhého typu, přičemž druhá část prováděcího intervalu instrukce druhého typu se ukončuje během Snímací fáze následující instrukce.
Vynález . se týká způsobu «psrovádění insitpialací ke .zpracování .dat postupně získaných v dané posloupnosti signálů, přičemž každá instrukce se v průběhu svého snímání z paměti instrukcí přenáší společnou přenosovou ceštou instrukcí do operačních jednotek a během provádění instrukcí prvního typu se výbírá jedna iz operačních jednotek a přikazuje (se provedení úkonu určeného inésrukcí prvního typu, zatímco při provádění instrukcí druhého typu se vybírají dvě operační .jednotky pro přenos dlát mezi dvěma vybranými operačními jednotkami přenosovou cestou společnou všem operačním Jednotkám a operační jednotce přijímací data, se přikazuje použití těchto dat k provedení úkonu určeného instrukcí druhého typu.
Toto rozdělení prováděcí doby na částí je provedeno v záísadě v počítači, resp. v jeho operačních jednotkách, které jsou navzájem spojeny pomocí Systému společných sběrnic známým způsobem, kde jedna z operačních (jednotek obsahuje paměť instrukcí pro uložení instrukcí Obsahujících adresy a instrukce, zakódované binárním způsobem. Tento styStém sběrnic obsahuje sběrnici pro přenos dat, na kterou jsou připojeny registry paměti dat uspořádané do operačních jednotek a Sběrnice instrukcí a adres, které spojují paměti instrukcí s dekodéry instrukcí a adres, uspořádanými do operačních jednotek. S ohledem na takový společný systém 'sběrnic, konstrukční práce pro návrh počítače je značně Zjednodušena, protože se získá modulární Struktura, jejíž moduly operační jednotky oltbšahují, s ohledem na systém Sběrnic, sjednocené interfacy.
U Starších počítačů je například pro každý přenos dát použito Jednotlivé spojení regulované pomocí hradla, takže jednotlivé provedení spočívá pouze v otevření , příslušného· hradla. Avšak když se použije tento systém sběrnic a interfacy, při provádění instrukcí spolupracuje více logických obvodů. Pak je nutno . brát v úvahu zpoždění, která vznikají následkem vybavovací doby a doby reakce logických obvodů, jakož i následkem přechodových jevů systému eběrnic, a proto vzniká první nevýhoda, tj. poměrně dlouhá prováděcí doba, Zejména pro instrukce druhého typu. Protože regulace zpracování .dat je nejsmadnější, jestliže se použije stejně dlouhých prováděcích dob pro oba typy instrukcí a jestliže následující doba Začne teprve když předchozí doba je ukončena, až dosud byly délky dob určovány instrukcemi druhého 'typu, které vyžadují několik částí prováděcí doby. U instrukcí prvního 'typu, které nevyžadují rozdělení -do· částí, až dosud jako druhou nevýhodou byl přebytečný prováděcí čas.
Výše uvedené nevýhody známých způsobů odstraňuje způsob provádění instrukcí ke zpracování 'dat podle vynálezu, jehož podstata spočívá v tom, že pro Zvýšení rychlosti zpracování dat se během první a druhé čáísti .prováděcího· intervalu instrukce druhého .typu přikazuje vysílání dat dvou · operačních jednotek .a přenos dat mezi . těmito operačními jednotkami, prováděcí interval instrukce 'prvního typu se ukončuje během probíhající Snímací fáze, během které se rovněž ukončuje první .část prováděcího. intervalu instrukce druhého typu, přičemž druhá část prováděcího. .intervalu instrukce druhého typu se ukončuje během animaci fá.ze následující instrukce.
Výhodou .způsobu provádění instrukcí ke zpracování dat podle vynálezu je, že odstraňuje nevýhody známých .způsobů tím, že je potřeba kratší čas pro. instrukce, které určují časové rozdělení, ve kterém se instrukce snímají po sobě z paměti instrukcí, přičemž delší ča’s potřebný pro provádění instrukcí vyžadujících několik fází, se získá pomocí překrývání prováděcích dob.
Vynález je podrobněji popsán dále S odkazem n.a připojené výkresy, kde .obr. 1 znázorňuje části iznámého počítače, které se účastní prolvádění instrukcí, .obr. 2 je čaeo•vý diagram, který znázorňuje fáze signálů vyrobených časoivacím generátorem a obr. 3 znázorňuje interface pro spojení operační jednotky se Systémem sběrnic počítače.
Známý způsob provádění instrukcí ke zpracování dat postupně získaných v dané posloupnosti signálů Spočívá v tom, že každá instrukce .se v průběhu svého, snímání z paměti instrukcí přenáší .společnou cestou přenosu instrukcí do operačních jednotek a během provádění instrukcí .prvního typu se vybírá jedna, .z operačních jednotek a přikazuje se provedení úkonu určeného instrukcí .prvního. typu, zatímco. při provádění instrukce druhého typu se vybírají dvě operační jednotky pro přenos dat mezi dvěma vybranými operačními jednotkami přenosovou cestou společnou všem . operačním jednotkám a operační jednotce přijímající data se přikazuje použití těchto dat k .provedení úkonu určeného instrukcí drahého typu. Pro zvýšení rychlosti zpracování dat se podle vynálezu během první .a druhé části prováděcího intervalu instrukce druhého. typu přikazuje vysílání dat dvou operačních jednotek a přenos dat mezi těmito. operačními jednotkami, prováděcí interval instrukce prvního mací fáze, během které se rovněž ukončuje >, typu se ukončuje během probíhající snípirvní část prováděcího intervalu instrukce druhého typu, přičemž druhá čáSt prováděcího intervalu instrukce druhého. typu se ukončuje během snímací fáze následující instrukce.
Schéma na obr. 1, podle literárních pramenů .o. známém· stavu techniky, značí systém sběrnic BS, ke kterému jsou připojeny časovači generátor CG, paměť IM instrukcí a několik operačních jednotek FU. Paměť IM instrukcí .shromažďuje instrukce, které jsou zvolené známým. způsobem pomocí de kódovaných adres ia instrukcí, dekódované pomocí dekodéru IADxC a instrukce přeneseny do registru IR instrukcí v časovém sledu stanoveném pomocí časovačích impmllsů 0p snímací fáze. Instrukce obsahují adresu al operační jednotky a instrukci o, jestliže •by operační jednotka stanovená adresou al měla pirolvádéit vnitřní operaci a dále jinou adresu a2, jestliže data by měla být přenesena z operační jednotky spojené s adresou al do -operační jednotky spojené s adresou a2.
Obr. 2 značí čásový diagram, který znamená, že časovací impulsy 0p o- krátké fázi, vyrobené čafecovacím generátorem, stanovují fáze ph a že signály 0e konce fáúze, rovněž vyrobené časOvlacím generátorem, označují koncové části fází. Tyto signály konce fáze se používají pro· ochranu operačních jednotek před přechodovými jevy v systému sběrnic, jejichž logický stav se změnil na začátku fálzí, například následkem přenosu instrukcí do· registru Instrukcí. Předpokládá se, že fáze trlvá tlak dlouho, dokud se stav •nestane stabilní během příslušného signálu konce fáze.
Obr. 3 ukazuje jedno provedení interface IF jedné operační jednotky FU, který přijímá signály 0p a- 0e fáze, vyrobené časovacím generátorem. Interface obsahuje dekodéry ADEC1, ADEC2 a ODEC adres a instrukcí, které jsou připojeny na sběrnice AB1, AB2 a. OB adres a instrukcí systému Sběrnic za účelem přijetí a dekódování těchto adres a instrukcí al, a2 a o, které jsou přeneseny z registru instrukcí. Kromě toho, interface obsahuje registr DR paměti dat pro přenos -a příjem dat -přes snímací hradilo RG -! záznamové hradlo- WG, do sběrnice DB dat, respektive ze sběrnice DB dat Isyté-mu -sběrnic. Registr DR paměti dat tvoří Spolu s- určitým počtem -prvních a druhých logických prvků El, E2 logické obvody, -které jsou -spojeny do- .speciální vnitřní logiky L operafóní Jednotky, která jinak známým způsobem kontroluje vytváření přikázané operace. Každý iz logických prvků El vybírá přidělenou funkci, která nepoužívá obsah registru paměti dat, například zkoušku nebo- operační funkci. Každý - z logických prlvků E2 Vybírá přidělenou funkci, která používá data přijatá ze sběrnice dat.
Instrukce -prlmího typu, přenesená po Sběrnici OB instrukcí a. po -sběrnici AB1 adres, akltivuje po dekódování příslušný jeden dekodér ADEC1 adres -a příslušný výstupy Ol dekodéru ODEC instrukcí operační -jednotky. Tímto· způsobem se aktivuje součinové hradlo- G1 přidělené příslušné instrukci, přičelmž výstup tohoto součinového· 'hradla se li^Q^H^-jí s příslušným logickým prv kem El. Jestliže se dekodér ADEC1 adres a výstup - 02 dekodéru ODEC instrukcí aktivují I/е stejném interfaců, -příslušná operační jednotka, -podle instrukce druhého typu, má -přenést -data uložená V registru paměti dat této· operační -jednotky. - Pro1 zaznamenání přikázaného- přenosu -dát se aktivuje první posuvný registr SRÍ přes· -součtové hradlo G2 a součinové hradlo G3. Kromě toho jsou součinová hradla Gl, G3 ovládána pomocí signálů 0e konce fáze z časovacího generátoru za účelem -aktivování logického prvku El a posuvného registru SRÍ nejdříve během koncové části příslušné fáze. Posuvný registr SRÍ se krokuje pomocí časovačích impulsů 0p fáize, jeho výstup je spojen se vstupem snímacího hradla RG a je uspořádán tak, že - se data přenášejí dosběrnice -dat během fáze, která následuje poisnímací fázi, během kleré se příslušný přikaž -sejme z paměti instrukcí.
Jestliže se ve stejném interfaců aktivuje dekodér ADEC2 adres a výstup 02 dekodéru ODEC příkazů, příslušná operační jednotka, podle instrukce druhého typu, přijme a -zpracuje -data, která byla podle této instrukce přenesena přes sběrnici dat. Přes součinové hradlo· G4, které je spojeno s dekodérem ADEC2 adres a které je ovládáno· pomocí signálů 0e konce fáze, aktivují se po^trivný registr SR2 a součinové -hradlo- G5, jehož výstup je Spojen s logickým prvkem E2, přiděleným příslušnému příkazu. Posuvný registr sR2 je krokován pomocí impulsů 0p pro čásování fáize, jeho -výstup je -spojen se -vstupem záznamového hradla WG a je uspořádán tak, -že data se přijímají do registru paměti -dat během fáze souhlasné -s fází píro přenos -dat podle příslušné instrukce. Záznamové hradlo WG je opatřeno· vstupem, který přijímá .signály 0e konce fáze za účelem zajistit, aby se pouze 'stabilní logické -stavy přenášely.
V jednom z provedení, které -není znázorněno na výkresech, instrukce obsahují první a druhou část příkazu, které -se přenášejí a- dekódují pomocí oddělených -prvních -a druhých sběrnic příkazů a prvního, resp. druhého- dekodéru příkazů. V tomto případě první adresová část a první příkazová část spolupracují za účelem aktivování prvního logického prvku a prvního- posuvného- registru. Druhé posuvné registry operačních jednotek jsou nadbytečné v tomto případě, jestliže v poměru lk první adrese příslušné' instrukce -její -druhá adresa a druhá část příkazu jsou dodávány do· systému -sběrnic o jednu snímací fázi poi^tději, například pomocí -zpožďovacího- obvodu společného pro počítač.
Claims (1)
- PŘEDMĚTZpůsob provádění Instrukcí ke zpracování dat postupně získaných v- dané •posloupnosti signálů, přičemž každá instrukce -se v průběhu svého snímání z paměti instrukcí přenáší společnou přenosovou cestou instrukcí do operačních jednotek a během provádění instrukcí .prvního- typu se vybírá jedna z operačních jednotek a přikazuje se provedení úkonu určeného- instrukcí prvního -ty,pu, zatímco při provádění instrukce druhého typu se vybírají dvě operační jednotky pro- přenos dat mezi -dvěma vybranými operačními jednotkami přenosovou cestou -společnou všem -operačním jednotkám a operační jednotce přijímající -data -se přiVÍNÁLEZU kazuje použití těchto· -dat k provedení úkonu určeného instrukcí druhého- typu, vyznačující se tím, že ipro. zvýšení rychlosti Opracování dat se -během první a druhé části prováděcího intervalu druhého typu přikazuje vysílání dat dvou operačních jednotek a přenos -dalt mezi -těmito -operačními jednotkami, prováděcí interval instrukce prvního typu se ukončuje během probíhající snímací fáze, během klteré se rovněž ukončuje -první část prováděcího intervalu instrukce druhého typu, přičemž druhá část prováděcího intervalu instrukce druhého typu -se ukončuje během snímací fáze následující instrukce.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE7505552A SE7505552L (sv) | 1975-05-14 | 1975-05-14 | Sett och anordning att efter varandra avverka databehandlingsinstruktioner i funktionsenheter hos en datamaskin |
Publications (1)
Publication Number | Publication Date |
---|---|
CS219319B2 true CS219319B2 (en) | 1983-03-25 |
Family
ID=20324577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CS763237A CS219319B2 (en) | 1975-05-14 | 1976-05-14 | Method of executing the instructions for treating the data gradually received in the given signal sequence |
Country Status (27)
Country | Link |
---|---|
US (1) | US4053947A (cs) |
JP (1) | JPS5942893B2 (cs) |
AR (1) | AR212022A1 (cs) |
AU (1) | AU510011B2 (cs) |
BE (1) | BE841694A (cs) |
BR (1) | BR7603014A (cs) |
CA (1) | CA1068006A (cs) |
CH (1) | CH613538A5 (cs) |
CS (1) | CS219319B2 (cs) |
DD (1) | DD125023A5 (cs) |
DE (1) | DE2619661A1 (cs) |
DK (1) | DK214276A (cs) |
EG (1) | EG13391A (cs) |
ES (1) | ES447844A1 (cs) |
FI (1) | FI761315A (cs) |
FR (1) | FR2311356A1 (cs) |
GB (1) | GB1529638A (cs) |
HU (1) | HU182481B (cs) |
IN (1) | IN156422B (cs) |
IT (1) | IT1063311B (cs) |
MY (1) | MY8000079A (cs) |
NL (1) | NL7604966A (cs) |
NO (1) | NO761661L (cs) |
PL (1) | PL116724B1 (cs) |
SE (1) | SE7505552L (cs) |
SU (1) | SU755225A3 (cs) |
YU (1) | YU40281B (cs) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4306286A (en) * | 1979-06-29 | 1981-12-15 | International Business Machines Corporation | Logic simulation machine |
JPS57155666A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Instruction controlling system of vector processor |
SE430199B (sv) * | 1982-02-12 | 1983-10-24 | Ellemtel Utvecklings Ab | Sett och anordning for att ge identitet at och utpeka en av ett antal funktionsenheter |
US4511961A (en) * | 1982-04-16 | 1985-04-16 | Ncr Corporation | Apparatus for measuring program execution |
US4656580A (en) * | 1982-06-11 | 1987-04-07 | International Business Machines Corporation | Logic simulation machine |
JPH0217808Y2 (cs) * | 1984-10-29 | 1990-05-18 | ||
JPS6250085U (cs) * | 1985-09-14 | 1987-03-27 | ||
US6904480B1 (en) * | 1997-12-17 | 2005-06-07 | Intel Corporation | Testing a bus using bus specific instructions |
US8914615B2 (en) | 2011-12-02 | 2014-12-16 | Arm Limited | Mapping same logical register specifier for different instruction sets with divergent association to architectural register file using common address format |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3215987A (en) * | 1962-06-04 | 1965-11-02 | Sylvania Electric Prod | Electronic data processing |
US3657705A (en) * | 1969-11-12 | 1972-04-18 | Honeywell Inc | Instruction translation control with extended address prefix decoding |
JPS514381B1 (cs) * | 1969-11-24 | 1976-02-10 | ||
US3766532A (en) * | 1972-04-28 | 1973-10-16 | Nanodata Corp | Data processing system having two levels of program control |
-
1975
- 1975-05-14 SE SE7505552A patent/SE7505552L/ not_active Application Discontinuation
-
1976
- 1976-04-27 IN IN732/CAL/76A patent/IN156422B/en unknown
- 1976-04-30 US US05/682,095 patent/US4053947A/en not_active Expired - Lifetime
- 1976-05-04 DE DE19762619661 patent/DE2619661A1/de not_active Withdrawn
- 1976-05-10 FI FI761315A patent/FI761315A/fi not_active Application Discontinuation
- 1976-05-10 GB GB19189/76A patent/GB1529638A/en not_active Expired
- 1976-05-10 YU YU1169/76A patent/YU40281B/xx unknown
- 1976-05-10 EG EG276/76A patent/EG13391A/xx active
- 1976-05-10 FR FR7613954A patent/FR2311356A1/fr active Granted
- 1976-05-10 NL NL7604966A patent/NL7604966A/xx not_active Application Discontinuation
- 1976-05-11 BE BE166922A patent/BE841694A/xx not_active IP Right Cessation
- 1976-05-11 SU SU762356944A patent/SU755225A3/ru active
- 1976-05-12 AU AU13875/76A patent/AU510011B2/en not_active Expired
- 1976-05-12 HU HU76EI675A patent/HU182481B/hu unknown
- 1976-05-12 PL PL1976189508A patent/PL116724B1/pl unknown
- 1976-05-12 CH CH592676A patent/CH613538A5/xx not_active IP Right Cessation
- 1976-05-12 DD DD192806A patent/DD125023A5/xx unknown
- 1976-05-12 ES ES447844A patent/ES447844A1/es not_active Expired
- 1976-05-13 NO NO761661A patent/NO761661L/no unknown
- 1976-05-13 CA CA252,516A patent/CA1068006A/en not_active Expired
- 1976-05-13 JP JP51054807A patent/JPS5942893B2/ja not_active Expired
- 1976-05-13 BR BR3014/76A patent/BR7603014A/pt unknown
- 1976-05-13 DK DK214276A patent/DK214276A/da not_active Application Discontinuation
- 1976-05-14 IT IT23291/76A patent/IT1063311B/it active
- 1976-05-14 CS CS763237A patent/CS219319B2/cs unknown
- 1976-05-14 AR AR263286A patent/AR212022A1/es active
-
1980
- 1980-12-30 MY MY79/80A patent/MY8000079A/xx unknown
Also Published As
Publication number | Publication date |
---|---|
ES447844A1 (es) | 1977-07-16 |
JPS5942893B2 (ja) | 1984-10-18 |
FR2311356A1 (fr) | 1976-12-10 |
FI761315A (cs) | 1976-11-15 |
HU182481B (en) | 1984-01-30 |
JPS51140451A (en) | 1976-12-03 |
CA1068006A (en) | 1979-12-11 |
AR212022A1 (es) | 1978-04-28 |
DK214276A (da) | 1976-11-15 |
NO761661L (cs) | 1976-11-16 |
BR7603014A (pt) | 1977-01-11 |
CH613538A5 (cs) | 1979-09-28 |
YU116976A (en) | 1982-06-30 |
BE841694A (fr) | 1976-09-01 |
DE2619661A1 (de) | 1976-12-02 |
AU510011B2 (en) | 1980-06-05 |
AU1387576A (en) | 1977-11-17 |
PL116724B1 (en) | 1981-06-30 |
GB1529638A (en) | 1978-10-25 |
SE7505552L (sv) | 1976-11-15 |
YU40281B (en) | 1985-12-31 |
IT1063311B (it) | 1985-02-11 |
US4053947A (en) | 1977-10-11 |
NL7604966A (nl) | 1976-11-16 |
MY8000079A (en) | 1980-12-31 |
SU755225A3 (en) | 1980-08-07 |
FR2311356B1 (cs) | 1980-07-11 |
EG13391A (en) | 1981-03-31 |
IN156422B (cs) | 1985-07-27 |
DD125023A5 (cs) | 1977-03-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4716525A (en) | Peripheral controller for coupling data buses having different protocol and transfer rates | |
EP3640944B1 (en) | Non-sequential page continuous read | |
US5297242A (en) | DMA controller performing data transfer by 2-bus cycle transfer manner | |
JPH0332094B2 (cs) | ||
KR937000918A (ko) | 고성능 버스 인터페이스를 사용하는 집적회로 입출력 | |
US4250547A (en) | Information processing apparatus capable of effecting parallel processings by using a divided common bus | |
US4040030A (en) | Computer instruction control apparatus and method | |
CS219319B2 (en) | Method of executing the instructions for treating the data gradually received in the given signal sequence | |
FR2647923A1 (fr) | Processeur de donnees | |
JPH10510410A (ja) | マルチポート・メモリのためのパイプライン型多重化 | |
US4040031A (en) | Computer instruction control apparatus and method | |
EP0421627B1 (en) | Memory device | |
US4032898A (en) | Interface control unit for transferring sets of characters between a peripheral unit and a computer memory | |
US5978897A (en) | Sequence operation processor employing multi-port RAMs for simultaneously reading and writing | |
EP1211603B1 (en) | Interface for multi-processor | |
KR100438736B1 (ko) | 어드레스 라인을 이용해 데이터 쓰기를 수행하는 메모리제어 장치 | |
JPH04278286A (ja) | 半導体記憶装置およびそれからのデータ読出方法 | |
JP7199493B2 (ja) | 非順次的ページ連続リード | |
JPS6235950A (ja) | メモリ間のデ−タ転送方式 | |
SU1193675A1 (ru) | Микропрограммный модуль | |
JPH0218746B2 (cs) | ||
GB2250359A (en) | Addressing of chained circuit modules | |
JPH02183332A (ja) | プログラムド制御方式 | |
JPH0614435B2 (ja) | 半導体メモリ | |
JPS62232034A (ja) | フア−ムウエアロ−ド方式 |